Questão número 515672

Qual o resultado da simulação do código abaixo, quando compilado com um simulador que suporta SystemVerilog 2009?

module test;

logic [32:0] o = 'bx;

initial $display("o = %b", o);

endmodule

• A. Erro de compilação.
• B. o = 000000000000000000000000000000000
• C. o = xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx
• D. o = 0xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx
• E. o = 00000000000000000000000000000000x