Questão número 515680

Dado o seguinte código em System Verilog:

wire a = 1'bx;

wire b = 1'bx;

reg c,d;

initial if (a) c = 1'b0; else c = 1'b1;

initial if (b == 1'bx) d = 1'b0; else d = 1'b1;

final $display("c = %b, d = %b", c,d);

Qual a saída do programa acima?

• A. c = 1, d = 1.
• B. c = x, d = 0.
• C. c = 0, d = 0.
• D. c = 0, d = x.
• E. c = x, d = x.