Questão número 520132
Engenharia Elétrica - Eletrônica digital - FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência (FUNRIO) - 2012
A etapa de síntese da malha de distribuição de relógio (CTS clock tree synthesis) de um sistema digital deve ser feita:
- A. Durante a síntese lógica.
- B. Durante a simulação lógica.
- C. Durante o STA (static timing analysis).
- D. Após a disposição dos blocos no leiaute (placement).
- E. No momento da definição da arquitetura do sistema.
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