Engenharia Elétrica - Eletrônica digital - Centro de Seleção e de Promoção de Eventos UnB (CESPE) - 2011
A respeito das saídas X e Y do circuito lógico representado na figura acima, é correto afirmar que, se o estado presente dos flip-flops for
X = 1 e Y = 0, após um ciclo completo do sinal de clock, o estado será X = 1 e Y = 1.
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