Questões de Engenharia de Telecomunicações

Com relação às spare cells, pode-se afirmar que:

• A. São introduzidas somente no estágio de Back-End (projeto físico).
• B. São células posicionadas aleatoriamente tendo sua utilização possibilitada somente pelo processo de FIB (Focus Ion Beam).
• C. Permite pequenas correções no projeto do chip já fabricado, reduzindo os custos das máscaras.
• D. São utilizados apenas em ECOs (Engineering Change Order) para alterar as máscaras de dopagem.
• E. São células utilizadas para manter a coerência nas ligações das linhas de alimentação e terra.

Sobre o IR Drop e as técnicas para a minimização do seu impacto, é correto afirmar o seguinte:

• A. É um efeito decorrente do alto consumo de potência pois as fontes de alimentação não suportam o alto consumo de corrente, reduzindo o nível de tensão nas células. Pode ser minimizado com um melhor planejamento das linhas de alimentação.
• B. Causa uma redução na tensão de alimentação em certas regiões do chip e eleva a tensão do terra (ground bounce). Pode ser minimizado com a inserção de capacitores entre as linhas de alimentação.
• C. Modifica as características dos atrasos nas células, o que incorre em resultados diferentes para a análise temporal. Pode ser resolvido adicionando diodos nas linhas de alimentação.
• D. Aumenta o atraso nas interconexões devido ao aumento da carga de cada célula que é alimentada por esse sinal. Pode-se minimizar usando as camadas superiores de metalização para reduzir as resistências parasitas.
• E. O aumento da resistência interna das células devido às correntes causa uma redução na tensão de alimentação das mesmas. Pode ser minimizado com o aumento da espessura dos metais de alimentação nas camadas de metalização inferiores.

Considere os seguintes efeitos:

1) Da variação da espessura do dielétrico entre as camadas de metal.

2) Decréscimo do yield.

3) Aumento das capacitâncias de acoplamento.

4) Degradação do desempenho (tempo).

O metal fiel é uma técnica utilizada para reduzir quantos desses efeitos?

• A. Apenas o primeiro.
• B. Apenas o segundo.
• C. Apenas o terceiro.
• D. Apenas o quarto.
• E. Todos os quatro.

• A. Fmax = 1/(tmin-thold+Tbuf.2-Tbuf.1).
• B. Fmax = 1/(tmin -tsetup+Tbuf.1-Tbuf.2).
• C. Fmax = 1/(tmax+tsetup+Tbuf.2-Tbuf.1).
• D. Fmax = 1/(tmax+tsetup+Tbuf.1-Tbuf.2).
• E. Fmax = 1/(tmax-tmin+Tbuf.2-Tbuf.1).

Usando a figura da Questão 47, determine o tempo mínimo de atraso na lógica combinacional.

• A. tmin>tsetup+ (Tbuf.1 +Tbuf.2).
• B. tmin>(1/Fmax)+ (Tbuf.1-Tbuf.2).
• C. tmin>thold+ (Tbuf.1-Tbuf.2).
• D. tmin>(1/Fmax)+ (Tbuf.1-Tbuf.2).
• E. tmin>thold+ (Tbuf.2-Tbuf.1).

Um dos grandes problemas enfrentados no projeto digital é a falta de especificação dos atrasos nos circuitos fora do chip. Para minimizar esses problemas, uma solução é a utilização de constraints somente nas interfaces. No caso do sinal de entrada, o objetivo é garantir que a captura do sinal pelo chip seja feita no menor tempo possível. Para um sistema com um período de clock de 30ns, quais as constraints que mais se ajustam para que o sinal de entrada seja obrigatoriamente estável por apenas 7ns (excetuando-se os tempos inerentes ao clock)?

• A. create_clock –period 30 –waveform {0 15} CLK
  set_input_delay -max 23.0 -clock CLK {data_in}
  set_input_delay -min 0.0 -clock CLK {data_in}
• B. create_clock –period 30 –waveform {0 15} CLK
  set_input_delay -max 7.0 -clock CLK {data_in}
  set_input_delay -min 0.0 -clock CLK {data_in}
• C. create_clock –period 30 –waveform {0 7} CLK
  set_input_delay -max 15.0 -clock CLK {data_in}
  set_input_delay -min 7.0 -clock CLK {data_in}
• D. create_clock –period 30 –waveform {0 15} CLK
  set_input_delay -max 7.0 -clock CLK {data_in}
  set_input_delay -min 23.0 -clock CLK {data_in}
• E. create_clock –period 30 –waveform {0 7} CLK
  set_input_delay -max 15.0 -clock CLK {data_in}
  set_input_delay -min 0.0 -clock CLK {data_in}

Um dos grandes problemas enfrentados no projeto digital é a falta de especificação dos atrasos nos circuitos fora do chip. Para minimizar esses problemas, uma solução é a utilização de constraints somente nas interfaces. No caso do sinal de saída, o objetivo é garantir que o sinal esteja estável pela maior tempo possível. Para um sistema com um período de clock de 30ns, quais as constraints que mais se ajustam para que o sinal de saída esteja obrigatoriamente estável por apenas 7ns (excetuando-se os tempos inerentes ao clock)?

• A. create_clock –period 30 –waveform {0 15} CLK
  set_output_delay -max 23.0 -clock CLK {data_out}
  set_output_delay -min 0.0 -clock CLK {data_out}
• B. create_clock –period 30 –waveform {0 15} CLK
  set_output_delay -max 7.0 -clock CLK {data_out}
  set_output_delay -min 23.0 -clock CLK {data_out}
• C. create_clock –period 30 –waveform {0 7} CLK
  set_output_delay -max 15.0 -clock CLK {data_out}
  set_output_delay -min 7.0 -clock CLK {data_out}
• D. create_clock –period 30 –waveform {0 7} CLK
  set_output_delay -max 15.0 -clock CLK {data_out}
  set_output_delay -min 0.0 -clock CLK {data_out}
• E. create_clock –period 30 –waveform {0 15} CLK
  set_output_delay -max 7.0 -clock CLK {data_out}
  set_output_delay -min 0.0 -clock CLK {data_out}

• A.
• B.
• C.
• D.
• E.

Escolha a alternativa que complete corretamente a seguinte afirmação: “A função lógica ___________ e a __________ implementam a mesma lógica entre os sinais A, B, C e D, uma vez que a segunda é uma simplificação da primeira.

• A.
• B.
• C.
• D.
• E.

• A.
• B. AC+ AB.
• C.
• D. AB+BC.
• E.