Questões sobre Eletrônica digital

Supondo que um multiplexador possua 16 entradas de sinal, o número de entradas de seleção necessárias, excluindo a entrada ENABLE (habilita), é igual a

• A. 8.
• B. 2.
• C. 4.
• D. 1.
• E. 3.

No que concerne à porta lógica AND, pode-se afirmar que:

• A. Uma porta AND tem necessariamente duas entradas e uma saída.
• B. Uma porta AND tem necessariamente duas ou mais entradas e duas saídas.
• C. Uma porta AND de duas entradas tem oito possibilidades de entrada.
• D. Se uma entrada de uma porta AND de duas entradas está em nível lógico alto, a saída indicará o nível lógico alto.
• E. Se uma entrada de uma porta AND de duas entradas está em nível lógico alto, a saída indicará o nível lógico da outra entrada.

No contexto de geração de vetores de teste para um dado sistema afirma-se o que segue.

I. A geração dos vetores de teste é independente do tipo falha, basta conhecer a função lógica que relaciona as entradas e saídas primárias do sistema.

II. Considerando um sistema digital combinacional, se todos os vetores de testes que detectam uma falha F1 também detectam a F2, pois ambas possuem a mesma função lógica de falha. Diz-se então que elas são falhas equivalentes.

III. Um circuito lógico implementa sua função lógica de forma correta sob o ponto de vista estático. Mas, em algum ponto do mesmo, pode ocorrer atraso excessivo de propagação do sinal ou lentidão na transição. A captura deste tipo de falha somente pode ser feita através de um teste “at speed” observando diretamente o sinal em questão em um osciloscópio.

• A. Apenas I e II são verdadeiras.
• B. Apenas II e III são verdadeiras.
• C. Apenas I e III são verdadeiras.
• D. Apenas a II é verdadeira.
• E. Apenas a III é verdadeira.

• A. A = 0, B = 1 e C = 1
• B. A = 0, B = 1 e C = 0
• C. A = 1, B = 1 e C = 0
• D. A = 1, B = 1 e C = 1
• E. Este tipo de falha não pode ser detectada em G.

No contexto de teste funcional e estrutural de um sistema afirma-se o que segue. I. O teste funcional sempre pode ser executado e é a de forma de teste que proporciona a maior cobertura de falhas em menor tempo de execução. II. O teste estrutural é destinado somente para o teste de sistemas que tenham falhado no teste funcional e necessita-se localizar o que causou a falha funcional. III. Para a elaboração de um teste estrutural são necessários o netlist das portas lógicas que implementa o circuito sob teste e o modelo das falhas que deseja-se testar. Tendo em vistas as afirmações de I a III acima, temos que:

• A. Apenas a afirmação I está correta.
• B. Apenas a afirmação II está correta.
• C. Apenas a afirmação III está correta.
• D. Apenas as afirmações II e III estão corretas.
• E. Todas as afirmações estão corretas.

Dada uma memória embarcada em um sistemas em chip (SoC) organizada em 2¹⁰ palavras de 08 bits cada. Quantos ciclos, no mínimo, de leitura e escrita são necessários para detectar a presença de falhas de transição em alguma posição.

• A. 3 ciclos de escrita e 2 ciclos de leitura por posição de memória.
• B. 3 ciclos de escrita e 3 ciclos de leitura por posição de memória.
• C. 2 ciclos de escrita e 3 ciclos de leitura por posição de memória.
• D. 2 ciclos de escrita e 2 ciclos de leitura por posição de memória.
• E. 4 ciclos de escrita e 3 ciclos de leitura por posição de memória.

• A. G = 0 em t3
• B. G = 0 em t4
• C. G = 0 em t5
• D. G = 1 em t3
• E. G = 1 em t4

• A.

  B e C.

• B.

  C e D.

• C.

  B e D.

• D.

  A e D.

• E.

  A e B.

No contexto do fluxo de projeto de um circuito integrado afirma-se o que segue.

I. O resultado da síntese lógica de um sistema digital é um netlist de portas lógicas que implementa a funcionalidade modelada em HDL.

II. O emprego de linguagem HLD Verilog para modelamento de um sistema nos dá um nível de abstração dos detalhes relativos à sua implementação física.

III. Tendo o projeto passado pela análise estática de temporização (STA – static timing analysis ) e pela checagem de equivalência lógica (LEC – logic equivalence checking) durante a síntese lógica não há necessidade de repetir estes passos novamente após o leiaute.

• A. Apenas I é verdadeira.
• B. Apenas II é verdadeira.
• C. Apenas I e II são verdadeiras.
• D. Apenas I e III são verdadeira.
• E. I, II e III são verdadeiras.

A etapa de síntese da malha de distribuição de relógio (CTS – clock tree synthesis) de um sistema digital deve ser feita:

• A. Durante a síntese lógica.
• B. Durante a simulação lógica.
• C. Durante o STA (static timing analysis).
• D. Após a disposição dos blocos no leiaute (placement).
• E. No momento da definição da arquitetura do sistema.