Questões sobre Eletrônica analógica e digital

A função da entrada ENABLE (habilitar) em um circuito integrado multiplexador é a de

• A. habilitar a entrada CLEAR (apagar) a aplicar o nível lógico baixo na saída do CI multiplexador.
• B. permitir a alteração de estados nas bordas de subida do sinal CLK (relógio).
• C. ativar metade das entradas do CI multiplexador.
• D. ativar todas as entradas do CI multiplexador.
• E. permitir a alteração de estados nas bordas de descida do sinal CLK (relógio).

O que visa a técnica de Multi-Vt, e qual o mecanismo empregado?

• A. A técnica de multi-Vt visa diminuir o consumo dinâmico mas procurando manter a performance global utilizando células com dispositivos de alto Vt (baixas correntes de fuga mas maiores tempos de atraso) juntamente com células de dispositivos de baixo Vt (correntes de fuga mais altas e menores atrasos).
• B. A técnica de multi-Vt visa diminuir o consumo estático mas procurando manter a performance global utilizando células com dispositivos de alto Vt (baixas correntes de fuga mas maiores tempos de atraso) juntamente com células de dispositivos de baixo Vt (correntes de fuga mais altas e menores atrasos).
• C. A técnica de multi-Vt visa diminuir o consumo estático mas procurando manter a performance global alterando de forma dinâmica, através do fenômeno de efeito de corpo, a tensão de Vt dos transístores.
• D. A técnica de multi-Vt visa diminuir o consumo dinâmico mas procurando manter a performance global alterando de forma dinâmica, através do fenômeno de efeito de corpo, a tensão de Vt dos transístores.
• E. A técnica de multi-Vt visa diminuir o consumo estático mas procurando manter a performance global alterando de forma dinâmica, através do fenômeno de efeito de corpo, a tensão de Vt dos transístores.

O que visa a técnica de Multi-supply voltage, e qual o mecanismo empregado?

• A. A técnica de multi-supply voltage visa diminuir o consumo total, mas procurando manter a performance do circuito, ao utilizar maiores tensões de alimentação em trechos não críticos do circuito, já que a maior tensão de alimentação resultaria em menor consumo mas em maiores tempos de atraso. Nos caminhos críticos seriam utilizadas tensões menores visando-se otimizar a performance.
• B. A técnica de multi-supply voltage visa diminuir o consumo total ao variar, continuamente, a tensão de alimentação do circuito todo procurando equilibrar um baixo consumo (conseguido em tensões menores) com uma performance aceitável (a velocidade aumenta com o aumento da tensão de alimentação).
• C. A técnica de multi-supply voltage visa diminuir o consumo total, mas procurando manter a performance do circuito, ao utilizar tensões de alimentação menores em trechos não críticos do circuito, já que a menor tensão de alimentação resultaria em menor consumo mas em maiores tempos de atraso. Nos caminhos críticos seriam utilizadas tensões maiores visando-se otimizar a performance.
• D. A técnica de multi-supply voltage visa diminuir o consumo total ao variar, em níveis fixos pré-definidos, a tensão de alimentação de alguns blocos circuitais, procurando equilibrar um baixo consumo (conseguido em tensões menores) com uma performance aceitável (a velocidade aumenta com o aumento da tensão de alimentação).
• E. A técnica de multi-supply voltage visa diminuir o consumo total ao variar, em níveis fixos pré-definidos, a tensão de alimentação do circuito todo procurando equilibrar um baixo consumo (conseguido em tensões menores) com uma performance aceitável (a velocidade aumenta com o aumento da tensão de alimentação).

Em que consiste o efeito “Antenna” e como se pode eliminá-lo?

• A. O efeito “Antenna” surge quando a área total do metal que conecta o gate de um transistor a outros pontos do circuito for excessiva. Nesses casos, tal metal atua como uma antena que, sob a ação de ondas eletromagnéticas presentes no ambiente, acaba por acumular carga suficiente para destruir o óxido de gate desse transistor. Pode-se eliminar esse problema interrompendo linhas de metal muito extensas (fazendo uma conexão em outro nível de metalização), ou ligando-se um diodo diretamente polarizado entre este metal e o substrato para escoar a carga que venha a se acumular.
• B. O efeito “Antenna” surge quando, em função do roteamento, duas áreas suficientemente grandes de metais 1 e 2 se sobrepõem, sendo que o metal 1 está ligado ao gate de um transistor. Nessa situação, o metal 2 atua como uma antena que, sob a ação de ondas eletromagnéticas presentes no ambiente, acaba por induzir carga suficiente no metal 1 para destruir o óxido de gate do transistor a ele ligado. Pode-se eliminar esse problema ligando um diodo diretamente polarizado entre esse metal e o substrato para escoar a carga que venha a se acumular.
• C. O efeito “Antenna” surge quando, em função do roteamento, duas áreas suficientemente grandes de metais 1 e 2 se sobrepõem, sendo que o metal 1 está ligado ao gate de um transistor. Nessa situação, o metal 2 atua como uma antena que, sob a ação de ondas eletromagnéticas presentes no ambiente, acaba por induzir carga suficiente no metal 1 para destruir o óxido de gate do transistor a ele ligado. Pode-se eliminar esse problema blindando a linha de metal 2, aterrando-a.
• D. O efeito “Antenna” surge quando a área total do metal que conecta o gate de um transistor a outros pontos do circuito for excessiva. Nesses casos, tal metal atua como uma antena durante o processo de fabricação e acaba por acumular carga suficiente para destruir o óxido de gate desse transistor. Pode-se eliminar esse problema interrompendo linhas de metal muito extensas (fazendo uma conexão em outro nível de metalização), ou ligando-se um diodo reversamente polarizado entre esse metal e o substrato para escoar a carga que venha a se acumular.
• E. O efeito “Antenna” surge quando a área total do metal que conecta o gate de um transistor a outros pontos do circuito for excessiva. Nesses casos, tal metal atua como uma antena durante o processo de fabricação e acaba por acumular carga suficiente para destruir o óxido de gate desse transistor. Pode-se eliminar esse problema interrompendo linhas de metal muito extensas (fazendo uma conexão em outro nível de metalização), ou ligando-se um diodo diretamente polarizado entre esse metal e o substrato para escoar a carga que venha a se acumular.

Por que a técnica de clock gating afeta substancialmente o consumo de um circuito digital?

• A. Uma parcela significativa do consumo dinâmico se deve à árvore de clock. A técnica de clock gating consiste em utilizar lógica dedicada para desabilitar o clock de blocos cujo processamento não seja requerido no momento.
• B. A técnica de clock gating, por desabilitar o clock de blocos cujo processamento não seja requerido no momento, afeta o consumo de um circuito digital por atuar exatamente sobre o maior componente do consumo que é o consumo estático.
• C. Mesmo quando a saída de um bloco digital não é utilizada, o simples fato de o clock estar funcionando implica um elevado consumo de potência estática. A técnica de clock gating utiliza lógica dedicada para desligar o clock de blocos quando o seu consumo atingir um certo patamar programável.
• D. Mesmo quando a saída de um bloco digital não é utilizada, o simples fato de o clock estar funcionando implica um elevado consumo de potência dinâmica. A técnica de clock gating utiliza lógica dedicada para desligar o clock de blocos quando o seu consumo do mesmo atingir um certo patamar programável.
• E. Uma parcela significativa do consumo estático se deve à árvore de clock. A técnica de clock gating consiste em utilizar lógica dedicada para desabilitar o clock de blocos cujo processamento não seja requerido no momento.

Uma forma de corrigir problemas de violação de hold pode ser o seguinte:

• A. Diminuir a frequência do clock.
• B. Aumentar a velocidade dos dados.
• C. Atrasar os dados para o próximo registrador.
• D. Alterar o clock slew.
• E. Inserir o valor do cross talk.

Sobre clock skew, é correto afirmar que

• A. sempre é prejudicial ao circuito.
• B. é a flutuação indesejável de um sinal com relação a sua posição ideal no tempo.
• C. especifica o atraso ao longo da árvore de clock.
• D. não é usado para resolver violação de setup e hold.
• E. geralmente não é desejável e pode ser minimizado através de otimização.

Sobre retime durante a fase de síntese, pode-se afirmar o seguinte:

• A. É o processo de escolha das células lógicas apropriadas para se atingir slack positivo.
• B. É a etapa de recalcular o timing após uma rodada de backannotation.
• C. Consiste em fazer static timing analysis para o clock mais lento em um projeto de múltiplos
• D. Reposiciona registradores para melhorar os resultados de desempenho, sem afetar a lógica ou a latência.
• E. Representa a escolha do processo mais lento após duas rodadas de slack.

Com relação às etapas do fluxo de projeto, considere as afirmativas abaixo: I – Floorplanning é o processo de posicionar as células em locais apropriados dentro do chip. II – Na análise estática de tempo (STA), o projetista cria vetores de teste que são simulados utilizando a gate-level netlist para verificar os requisitos de tempo. III – Na etapa de floorplannig ocorre o planejamento das linhas de alimentação do chip. Está correto APENAS o que se afirma em:

• A. I.
• B. II.
• C. III.
• D. I e II.
• E. II e III.

Durante a etapa de síntese, diversas modificações são realizadas na estrutura do circuito para que as restrições do projeto sejam atingidas. Existem também especificações de projeto que são colocadas nessa fase, como multi-cycle path ou false path. Alteram algumas estruturas, mas não a funcionalidade do sistema. As ferramentas de síntese podem gerar um script contendo essas informações, que serão usadas em

• A. Floorplaning.
• B. Cross-talking.
• C. IR Drop.
• D. Placement.
• E. LEC.