Questões sobre Eletrônica analógica e digital

Uma empresa de CI planeja lançar um microcontrolador que possui diversos periféricos, como conversores AD e DA, SPI, USB, I²C e memórias. Durante a fase de testes em laboratório, detectou-se que o microcontrolador funcionou corretamente com todos os periféricos. Porém, quando os dados foram enviados para USB, mesmo não sendo utilizados, provocaram uma pane geral no chip. O caso descrito pode ser caracterizar como

• A. Electromigration.
• B. Cross-talking.
• C. Hold Violation.
• D. Setup Violation.
• E. Antenna Violation.

• A. As arquiteturas propostas são utilizadas em situações diferentes de projeto, a síntese escolhe a arquitetura baseada na descrição funcional do circuito.
• B. O projeto com o latch não apresenta problemas relacionados à instabilidade, já que o sinal de enable que chega à porta 'AND' permanece estável por mais tempo, garantindo um pulso completo do clock na saída do circuito.
• C. A arquitetura baseada em latch, quando o sinal de enable ('EN') está habilitado, o sinal de saída do latch corresponde ao sinal do clock, fazendo com que a porta 'AND' sincronize esse sinal.
• D. A arquitetura que não utiliza o latch é mais estável, já que o latch não deve ser utilizado em projetos digitais standardcells, pois esses elementos não têm seus requisitos de tempo facilmente checados.
• E. Devido ao aumento de área, a arquitetura baseada em latch não é muito utilizada, sendo apenas apresentada para tecnologias mais antigas, onde a árvore de clock não permitia lógica combinacional diretamente ligada a ela.

Com relação à incerteza do clock, considere as afirmativas:

I – O atraso de propagação contribui para a incerteza do clock.

II – O clock skew não influencia na incerteza do clock.

III – O clock jitter contribui para a incerteza do clock.

Está correto APENAS o que se afirma em

• A. I.
• B. II.
• C. III.
• D. I e II.
• E. I e III.

A 'Síntese Física' é o processo no qual há uma realimentação do projeto físico para a síntese. Sobre essa operação é correto afirmar o seguinte:

• A. Devido à complexidade encontrada no projeto físico, a nova síntese resultará em uma arquitetura otimizada, já que o modelo wireload é o mais preciso para projetos já roteados.
• B. As otimizações para low-power não serão afetadas ou incrementadas pela síntese física.
• C. Tem como objetivo a combinação de otimizações de tempo, área, potência e condições de roteamento, devido à utilização de uma nova biblioteca de células.
• D. As informações realimentadas para a síntese referem-se aos dados mais precisos de resistência e capacitância das interconexões, resultando em uma melhora nas estimativas de temporização e consumo de potência.
• E. A síntese física não leva em consideração os aspectos do leiaute.

Com relação às spare cells, pode-se afirmar que:

• A. São introduzidas somente no estágio de Back-End (projeto físico).
• B. São células posicionadas aleatoriamente tendo sua utilização possibilitada somente pelo processo de FIB (Focus Ion Beam).
• C. Permite pequenas correções no projeto do chip já fabricado, reduzindo os custos das máscaras.
• D. São utilizados apenas em ECOs (Engineering Change Order) para alterar as máscaras de dopagem.
• E. São células utilizadas para manter a coerência nas ligações das linhas de alimentação e terra.

Sobre o IR Drop e as técnicas para a minimização do seu impacto, é correto afirmar o seguinte:

• A. É um efeito decorrente do alto consumo de potência pois as fontes de alimentação não suportam o alto consumo de corrente, reduzindo o nível de tensão nas células. Pode ser minimizado com um melhor planejamento das linhas de alimentação.
• B. Causa uma redução na tensão de alimentação em certas regiões do chip e eleva a tensão do terra (ground bounce). Pode ser minimizado com a inserção de capacitores entre as linhas de alimentação.
• C. Modifica as características dos atrasos nas células, o que incorre em resultados diferentes para a análise temporal. Pode ser resolvido adicionando diodos nas linhas de alimentação.
• D. Aumenta o atraso nas interconexões devido ao aumento da carga de cada célula que é alimentada por esse sinal. Pode-se minimizar usando as camadas superiores de metalização para reduzir as resistências parasitas.
• E. O aumento da resistência interna das células devido às correntes causa uma redução na tensão de alimentação das mesmas. Pode ser minimizado com o aumento da espessura dos metais de alimentação nas camadas de metalização inferiores.

Considere os seguintes efeitos:

1) Da variação da espessura do dielétrico entre as camadas de metal.

2) Decréscimo do yield.

3) Aumento das capacitâncias de acoplamento.

4) Degradação do desempenho (tempo).

O metal fiel é uma técnica utilizada para reduzir quantos desses efeitos?

• A. Apenas o primeiro.
• B. Apenas o segundo.
• C. Apenas o terceiro.
• D. Apenas o quarto.
• E. Todos os quatro.

Usando a figura da Questão 47, determine o tempo mínimo de atraso na lógica combinacional.

• A. tmin>tsetup+ (Tbuf.1 +Tbuf.2).
• B. tmin>(1/Fmax)+ (Tbuf.1-Tbuf.2).
• C. tmin>thold+ (Tbuf.1-Tbuf.2).
• D. tmin>(1/Fmax)+ (Tbuf.1-Tbuf.2).
• E. tmin>thold+ (Tbuf.2-Tbuf.1).

Um dos grandes problemas enfrentados no projeto digital é a falta de especificação dos atrasos nos circuitos fora do chip. Para minimizar esses problemas, uma solução é a utilização de constraints somente nas interfaces. No caso do sinal de entrada, o objetivo é garantir que a captura do sinal pelo chip seja feita no menor tempo possível. Para um sistema com um período de clock de 30ns, quais as constraints que mais se ajustam para que o sinal de entrada seja obrigatoriamente estável por apenas 7ns (excetuando-se os tempos inerentes ao clock)?

• A. create_clock –period 30 –waveform {0 15} CLK
  set_input_delay -max 23.0 -clock CLK {data_in}
  set_input_delay -min 0.0 -clock CLK {data_in}
• B. create_clock –period 30 –waveform {0 15} CLK
  set_input_delay -max 7.0 -clock CLK {data_in}
  set_input_delay -min 0.0 -clock CLK {data_in}
• C. create_clock –period 30 –waveform {0 7} CLK
  set_input_delay -max 15.0 -clock CLK {data_in}
  set_input_delay -min 7.0 -clock CLK {data_in}
• D. create_clock –period 30 –waveform {0 15} CLK
  set_input_delay -max 7.0 -clock CLK {data_in}
  set_input_delay -min 23.0 -clock CLK {data_in}
• E. create_clock –period 30 –waveform {0 7} CLK
  set_input_delay -max 15.0 -clock CLK {data_in}
  set_input_delay -min 0.0 -clock CLK {data_in}

Um dos grandes problemas enfrentados no projeto digital é a falta de especificação dos atrasos nos circuitos fora do chip. Para minimizar esses problemas, uma solução é a utilização de constraints somente nas interfaces. No caso do sinal de saída, o objetivo é garantir que o sinal esteja estável pela maior tempo possível. Para um sistema com um período de clock de 30ns, quais as constraints que mais se ajustam para que o sinal de saída esteja obrigatoriamente estável por apenas 7ns (excetuando-se os tempos inerentes ao clock)?

• A. create_clock –period 30 –waveform {0 15} CLK
  set_output_delay -max 23.0 -clock CLK {data_out}
  set_output_delay -min 0.0 -clock CLK {data_out}
• B. create_clock –period 30 –waveform {0 15} CLK
  set_output_delay -max 7.0 -clock CLK {data_out}
  set_output_delay -min 23.0 -clock CLK {data_out}
• C. create_clock –period 30 –waveform {0 7} CLK
  set_output_delay -max 15.0 -clock CLK {data_out}
  set_output_delay -min 7.0 -clock CLK {data_out}
• D. create_clock –period 30 –waveform {0 7} CLK
  set_output_delay -max 15.0 -clock CLK {data_out}
  set_output_delay -min 0.0 -clock CLK {data_out}
• E. create_clock –period 30 –waveform {0 15} CLK
  set_output_delay -max 7.0 -clock CLK {data_out}
  set_output_delay -min 0.0 -clock CLK {data_out}