Questões de Engenharia Elétrica do ano 2012

No contexto de geração de vetores de teste para um dado sistema afirma-se o que segue.

I. A geração dos vetores de teste é independente do tipo falha, basta conhecer a função lógica que relaciona as entradas e saídas primárias do sistema.

II. Considerando um sistema digital combinacional, se todos os vetores de testes que detectam uma falha F1 também detectam a F2, pois ambas possuem a mesma função lógica de falha. Diz-se então que elas são falhas equivalentes.

III. Um circuito lógico implementa sua função lógica de forma correta sob o ponto de vista estático. Mas, em algum ponto do mesmo, pode ocorrer atraso excessivo de propagação do sinal ou lentidão na transição. A captura deste tipo de falha somente pode ser feita através de um teste “at speed” observando diretamente o sinal em questão em um osciloscópio.

• A. Apenas I e II são verdadeiras.
• B. Apenas II e III são verdadeiras.
• C. Apenas I e III são verdadeiras.
• D. Apenas a II é verdadeira.
• E. Apenas a III é verdadeira.

Qual é o objetivo de se realizar uma simulação falhas?

• A. Ter certeza que o circuito funciona em qualquer circunstância.
• B. Introduzir um conjunto conhecido de falhas e verificar se o circuito é imune a elas.
• C. Buscar um conjunto de vetores de entrada e de saída que possa auxiliar na identificação de possíveis defeitos de fabricação.
• D. Verificar se o circuito está funcionando conforme as especificações.
• E. Evitar o surgimento de falhas do tipo excesso de atraso.

Que tipo de falha tipicamente necessita um teste de excesso de atraso?

• A. Falha do tipo stuck-at 1.
• B. Falha do tipo stuck-at 0.
• C. Falha do tipo circuito aberto.
• D. Falha do tipo circuito fechado.
• E. Falha do tipo resistiva causando um caminha reagir mais lentamente.

Dado o desenvolvimento de um sistema integrado VLSI, a inserção de blocos ou estruturas para facilitar o teste do circuito integrado ocorre durante:

• A. a especificação do sistema.
• B. o processo de síntese e mapeamento do sistema no nível de portas lógicas com a habilitação das primitivas de teste.
• C. o processo de verificação e extração pós-leiaute do circuito com as primitivas de teste habilitadas.
• D. a coloção do anel de pads de teste.
• E. a verificação lógica e funcional visando a geração de padrões de teste.

• A. A = 0, B = 1 e C = 1
• B. A = 0, B = 1 e C = 0
• C. A = 1, B = 1 e C = 0
• D. A = 1, B = 1 e C = 1
• E. Este tipo de falha não pode ser detectada em G.

No contexto de teste funcional e estrutural de um sistema afirma-se o que segue. I. O teste funcional sempre pode ser executado e é a de forma de teste que proporciona a maior cobertura de falhas em menor tempo de execução. II. O teste estrutural é destinado somente para o teste de sistemas que tenham falhado no teste funcional e necessita-se localizar o que causou a falha funcional. III. Para a elaboração de um teste estrutural são necessários o netlist das portas lógicas que implementa o circuito sob teste e o modelo das falhas que deseja-se testar. Tendo em vistas as afirmações de I a III acima, temos que:

• A. Apenas a afirmação I está correta.
• B. Apenas a afirmação II está correta.
• C. Apenas a afirmação III está correta.
• D. Apenas as afirmações II e III estão corretas.
• E. Todas as afirmações estão corretas.

O emprego de técnicas de projeto voltadas ao teste (DFT) pode auxiliar tanto no teste de dispositivos isolados (teste de manufatura) como no teste de um sistema composto por vários dispositivos interconectados em uma placa de circuito impresso. Neste sentido, para minimizar ou mesmo evitar o emprego de “camas de pregos” para teste e diagnóstico de falhas em sistemas eletrônicos pode-se:

• A. Desenvolver testes funcionais mais elaborados que permitam exercitar todas as funcionalidades do sistema e indicar a presença de falhas.
• B. Empregar dispositivos que possuam a funcionalidade de “boundary scan” (JTAG – IEEE 1149.4).
• C. Testar os dispositivos eletrônicos antes de utilizá-los.
• D. Empregar somente dispositivos eletrônicos de boa procedência.
• E. Empregar qualquer dispositivo eletrônico.

Dada uma memória embarcada em um sistemas em chip (SoC) organizada em 2¹⁰ palavras de 08 bits cada. Quantos ciclos, no mínimo, de leitura e escrita são necessários para detectar a presença de falhas de transição em alguma posição.

• A. 3 ciclos de escrita e 2 ciclos de leitura por posição de memória.
• B. 3 ciclos de escrita e 3 ciclos de leitura por posição de memória.
• C. 2 ciclos de escrita e 3 ciclos de leitura por posição de memória.
• D. 2 ciclos de escrita e 2 ciclos de leitura por posição de memória.
• E. 4 ciclos de escrita e 3 ciclos de leitura por posição de memória.

O método de medida de IDDq (corrente quiescente total) é mais indicado para diagnosticar falhas do tipo:

• A. Stuck-at ‘1’.
• B. Stuck-at ‘0’.
• C. Excesso de atraso (delay faults).
• D. Excesso de atraso em circuitos sequenciais.
• E. Falha em transistor do tipo curto circuito.

• A. G = 0 em t3
• B. G = 0 em t4
• C. G = 0 em t5
• D. G = 1 em t3
• E. G = 1 em t4