Questões de Engenharia Elétrica do ano 2012

Sobre os resistores em silício policristalino, fabricados nos processos CMOS (Metal-Óxido-Semicondutor Complementar), é correto afirmar que:

• A. São fabricados a partir do ajuste da largura e do comprimento das regiões de difusão “n+” depositadas entre o substrato “p” e a camada espessa de óxido, e a variação dos valores de resistência obtidos está entre cerca de 20% a cerca de 50%.
• B. São fabricados aproveitando a cavidade “n” como resistor e possuem casamento de valores de cerca de 5%.
• C. São fisicamente separados do substrato e possuem capacitâncias parasitárias reduzidas.
• D. São auto-isolados pelas junções “pn” reversamente polarizadas e possuem capacitâncias parasitárias elevadas.
• E. São fabricados a partir do ajuste da largura e do comprimento das regiões de difusão “p+” depositadas entre a cavidade “n” e a camada espessa de óxido, e a variação dos valores de resistência obtidos está entre cerca de 20% a cerca de 50%.

Cada fio de um par de interconexões de 1 mm tem distribuição linear de capacitância de 2,5 fF/μm em relação ao plano de terra representado pelo substrato e 2,5 fF/μm em relação ao fio adjacente. Cada interconexão é ligada a um inversor CMOS com resistência de 20 kΩ. Pode-se afirmar que os retardos de contaminação e de propagação ao longo do caminho das interconexões serão, respectivamente, iguais a: (despreze a capacitância parasita do inversor CMOS e a resistência dos fios)

• A. 25 ns e 75 ns.
• B. 2,5 ns e 7,5 ns.
• C. 5 ns e 90 ns.
• D. 50 ns e 150 ns.
• E. 45 ns e 45 ns.

Sobre a fabricação de um transistor nMOS (Metal-Óxido-Semicondutor tipo “n”), pode-se afirmar que a seguinte etapa desse processo é dita auto-alinhada:

• A. “Sputtering”.
• B. Oxidação.
• C. Difusão.
• D. Deposição de vapor químico.
• E. “Etching”.

• A. 0,2 V.
• B. 3 V.
• C. 2 V.
• D. 0,6 V.
• E. 0,06V.

• A. 16 ìm.
• B. 32 ìm.
• C. 64 ìm.
• D. 320 ìm.
• E. 160 ìm.

Um mecanismo de falha de inversores CMOS (Metal-Óxido-Semicondutor Complementar) caracteriza-se pela formação de um retificador controlado de silício (SCR) biestável a partir do acoplamento cruzado de transistores “npn” e “pnp” parasitas, desenvolvendo caminhos de baixa resistência entre o dreno e o corpo dos inversores que normalmente são aterrados. É, então, estabelecida uma malha de realimentação que faz circular uma corrente elevada entre o dreno e o corpo, resultando no desligamento da fonte de alimentação ou no derretimento dos terminais de alimentação. Tal mecanismo de falha denominase:

• A. Eletromigração.
• B. Sobrecarga elétrica.
• C. Auto-aquecimento.
• D. Latch-up.
• E. Portadores “quentes” (“hot carriers").

Em um projeto de uma memória ROM (Read Only Memory) MOS (Metal-Oxide-Semiconductor) de 16 palavras x 4 bits, deseja-se armazenar a soma de 4 bits de duas variáveis de 2 bits. Para tal, serão necessários:

• A. 4 transistores pMOS e 14 transistores nMOS.
• B. 8 transistores pMOS e 16 transistores nMOS.
• C. 4 transistores pMOS e 22 transistores nMOS.
• D. 8 transistores pMOS e 32 transistores nMOS.
• E. 4 transistores pMOS e 20 transistores nMOS.

• A. 0100
• B. 1000
• C. 1100
• D. 1001
• E. 0101

Na operação do software Virtuoso Layout Editor, o procedimento para fazer com que o software calcule as capacitâncias parasíticas em todas as camadas de layout é:

• A. No menu, selecionar “Verifiy”, depois “Extract”, a seguir, na guia “Extractor” que se abrirá, clicar no botão “Set Switches”, selecionar a opção “Extract_parasitic_caps” e clicar em “OK”.
• B. No menu, selecionar “Tools”, depois “Extract”, a seguir, na guia “Extractor” que se abrirá, clicar no botão “Set Switches”, selecionar a opção “Extract_parasitic_caps” e clicar em “OK”.
• C. No menu, selecionar “Verifiy”, depois “Extract”, a seguir, na guia “Extractor” que se abrirá, marcar a opção “Extract_parasitic_caps” e clicar em “OK”.
• D. No menu, selecionar “Tools”, depois “Extract”, a seguir, na guia “Extractor” que se abrirá, marcar a opção “Extract_parasitic_caps” e clicar em “OK”.
• E. No menu, selecionar “Design”, depois “Extract”, a seguir, na guia “Extractor” que se abrirá, marcar a opção “Extract_parasitic_caps” e clicar em “OK”.

O software Virtuoso Hierarchy Editor permite ao usuário visualizar vários níveis de um único projeto usando uma tabela ou uma vista em árvore. Assinale uma alternativa que NÃO é passível de ser executada pelo Virtuoso Hierarchy:

• A. Apresentar um arquivo de configurações para navegar na hierarquia do projeto desejado.
• B. Modificar vinculações de células e de instâncias.
• C. Especificar vinculações de ocorrências.
• D. Cria novas configurações de projeto.
• E. Alterar uma célula sem alterar sua vinculação e sem abrir uma nova aplicação.