Questões de Engenharia Elétrica do ano 2012

Dentro das possíveis arquiteturas para DFT afirma-se o que segue.

I. Para possibilitar o autoteste integrado (‘built-in self test’) em um sistema, é necessária a presença de um bloco de geração automática de vetores de testes e compactação do resultado de teste com o respectivo mecanismo de analise de assinatura de falha.

II. O emprego de técnicas de boundary scan (JTAG) só é possível em sistemas cuja a técnica de testabilidade é o full scan (escaneamento completo).

III. Em mecanismos de compactação da resposta baseados em Multiple-Input Signature Register (MISR), emprega-se uma topologia baseada em Linear-Feedback-Shift-Register (LSFR) que possibilita a detecção de falhas e o diagnóstico preciso das falhas existentes bem como a reconstrução dos vetores aplicados.

Podemos dizer que:

• A. Apenas I é verdadeira.
• B. Apenas III é verdadeira.
• C. Apenas I e II verdadeira.
• D. Apenas I e III verdadeira.
• E. I, II e III são verdadeiras.

No projeto de um sistema em chip (SoC), é empregado um grande número de núcleos e blocos de propriedade intelectual. Uma estratégia para lidar com a testabilidade deste tipo de sistema é:

• A. Reprojetar os núcleos para unificar as interfaces de teste.
• B. Utilizar o conceito de ‘wrapper’ para unificar a interface de teste externa aos núcleos de forma a criar um test access mechanism (TAM) a cada bloco hierárquico a ser testado.
• C. Colocar pontos de teste para possibilitar o acesso aos núcleos utilizados.
• D. Trazer para um conjunto de pinos externos a interface de teste de cada núcleo.
• E. Não existe estratégia para testar este tipo de sistema.

No contexto do fluxo de projeto de um circuito integrado afirma-se o que segue.

I. O resultado da síntese lógica de um sistema digital é um netlist de portas lógicas que implementa a funcionalidade modelada em HDL.

II. O emprego de linguagem HLD Verilog para modelamento de um sistema nos dá um nível de abstração dos detalhes relativos à sua implementação física.

III. Tendo o projeto passado pela análise estática de temporização (STA – static timing analysis ) e pela checagem de equivalência lógica (LEC – logic equivalence checking) durante a síntese lógica não há necessidade de repetir estes passos novamente após o leiaute.

• A. Apenas I é verdadeira.
• B. Apenas II é verdadeira.
• C. Apenas I e II são verdadeiras.
• D. Apenas I e III são verdadeira.
• E. I, II e III são verdadeiras.

A etapa de síntese da malha de distribuição de relógio (CTS – clock tree synthesis) de um sistema digital deve ser feita:

• A. Durante a síntese lógica.
• B. Durante a simulação lógica.
• C. Durante o STA (static timing analysis).
• D. Após a disposição dos blocos no leiaute (placement).
• E. No momento da definição da arquitetura do sistema.

No contexto da implementação física de um circuito integrado afirma-se o que segue. I. O efeito de eletromigração (EM) é decorrente da alta densidade de corrente e alternância de temperatura nas linhas de interconexão sendo uma das causas de ruptura ou falha mecânica das mesmas. II. O emprego de bibliotecas de células com múltiplos Vt (tensões de limiar dos transistores) objetiva a redução da corrente de fuga (leakage) em geometrias com canal mais curto. III. Efeitos de interferência entre trilhas de roteamento têm impacto no incremento do atraso na linha afetado degradando a integridade do sinal.

• A. Apenas I é verdadeira.
• B. Apenas II é verdadeira.
• C. Apenas I e II verdadeiras.
• D. Apenas I e III verdadeira.
• E. I, II e III são verdadeiras.

O teste de um sistema com 4 entradas necessita um conjunto de vetores de testes conforme mostrados abaixo.

T0 = 0X01

T1 = 1XX1

T2 = X001

T3 = X111

Usando o conceito de compactação dos vetores de teste acima, qual a menor sequência de vetores que surtiria o mesmo efeito na presença de falhas simples?

• A. Aplicação dos vetores 0001 e 1001.
• B. Aplicação dos vetores 0001, 1001 e 1111.
• C. Aplicação dos vetores 1101 e 1011.
• D. Aplicação dos vetores 0001 e 1111.
• E. Não é possível compactar.

Uma infraestrutura de teste possui entre outros equipamentos um analisador de espectro e um osciloscópio para o teste paramétrico de sistemas. Podemos dizer que:

• A. O analisador de espectro é empregado para a análise do espectro digital dos sinais lógicos e o osciloscópio para o teste paramétrico de amplitude apenas.
• B. O analisador de espectro é empregado para o teste paramétrico de sistemas analógicos em frequência e o osciloscópio para o teste paramétrico de amplitude apenas.
• C. O analisador de espectro é empregado para o teste paramétrico de sistemas analógicos em frequência e o osciloscópio para o teste paramétrico de amplitude e tempo de sinais analógicos ou digitais.
• D. O analisador de espectro e o osciloscópio têm a mesma finalidade, só que operam em frequências diferentes.
• E. Ambos não podem ser usados com essa finalidade.

No contexto de design for debug and diagnosis (DFD), faz-se as seguintes afirmações.

I. O processo de diagnóstico e debug exige um alto grau de controlabilidade e observabilidade dos nós internos de um circuito de forma que muitas das técnicas de DFT como scan são ajustadas para este fim. Exemplos deste tipo de técnicas especialmente ajustadas para diagnóstico e debug são blocos lógicos e sinais de relógio reconfiguráveis.

II. A única forma de extrair as informações de debug e diagnóstico é através de cadeias de scan dedicadas para isto.

III. Pode-se empregar de focused ion beam (FIB) para a edição ou pequenos consertos em um circuito integrado visando isolar ou corrigir possíveis defeitos.

• A. Apenas I é verdadeira.
• B. Apenas II é verdadeira.
• C. Apenas I e II verdadeiras.
• D. Apenas I e III verdadeira.
• E. I, II e III são verdadeiras.

Em aplicações onde são usadas técnicas de DFT baseadas em BIST – built-in self test deve-se ter especial atenção ao processo de aplicação do teste em si. No caso de memórias, uma das técnicas aplicadas para o auto-teste em baixa potência é:

• A. O espaçamento entre os ciclos de leitura e escrita.
• B. A aplicação do teste no tempo em que a memória não está sendo acessada.
• C. A modificação dos testes convencionais de memória reordenando o endereçamento para evitar ao máximo as transições nas linhas de endereço sem perder a cobertura de falhas.
• D. O emprego do menor número de transições nos bits da memória.
• E. Nenhuma das descritas anteriormente.

Um amplificador eletrônico de potência consegue elevar um sinal 1 mW de potência, aplicado em sua entrada, para um sinal de 10 W medidos na saída. Qual é o ganho, em dB, desse amplificador?

• A.

  80

• B.

  60

• C.

  40

• D.

  20

• E.

  10