Questões sobre Eletrônica digital
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Engenharia Elétrica - Eletrônica digital - FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência (FUNRIO) - 2012
Como é denominado o teste de parâmetros não discretos, como margens de ruído e atrasos de propagação, que não operam com valores lógicos?
- A. Testes Ilógicos.
- B. Testes Lógicos.
- C. Testes Funcionais.
- D. Testes Paramétricos.
- E. Testes de Produção.
Engenharia Elétrica - Eletrônica digital - FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência (FUNRIO) - 2012
Qual das alternativas não é um processo para a formação de bumps em CI's a serem montados pela técnica de flip-chip?
- A. Eletrodeposição (Electroplating).
- B. Ball Drop.
- C. Solder Paste Screening.
- D. Stud Bump.
- E. Deposição por Sputtering.
Engenharia Elétrica - Eletrônica digital - FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência (FUNRIO) - 2012
Qual é a técnica de inspeção não destrutiva capaz de detectar defeitos em montagens Flip-Chip?
- A. Microscopia eletrônica de varredura.
- B. Microscopia eletrônica de transmissão.
- C. Microscopia de força atômica.
- D. Tomografia de Raios-X.
- E. Fluorescência de Raios-X.
- A.
A .B.C
- B.
A + B + C
- C.
- D.
- E.
- A.
temporizador.
- B.
NOR.
- C.
selo com prioridade no desligamento.
- D.
NAND.
- E.
contador.
Considere o texto abaixo:
The SN74LS373 consists of eight latches with 3-state outputs for bus organized system applications. The flip-flops appear transparent to the data (data changes asynchronously) when Latch Enable (LE) is HIGH. When LE is LOW, the data that meets the setup times is latched. Data appears on the bus when the Output Enable (OE) is LOW. When OE is HIGH the bus output is in the high impedance state.
Sobre o texto, analise:
I. Trata-se de um registrador de 8 bits.
II. LE é uma entrada de controle assíncrona.
III. OE habilita a saída quando está em nível lógico 0.
IV. LE deixa a saída em alta impedância quando está em nível lógico 1.
Está correto o que consta APENAS em
- A.
I e II.
- B.
I, II e III.
- C.
I e IV.
- D.
II e IV.
- E.
II e III.
- A.
A + B + C
- B.
A . B . C
- C.
A . (B + C)
- D.
(A + B) . C
- E.
(A + C) . B
O diagrama de contatos que equivale à função lógica NAND entre as entradas I1 e I2 é:
- A.
- B.
- C.
- D.
- E.
- A.
- B.
- C.
A + B
- D.
- E.
- A.
- B.
- C.
- D.
- E.
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