Questões de Engenharia de Telecomunicações do ano 2012

Sobre clock skew, é correto afirmar que

• A. sempre é prejudicial ao circuito.
• B. é a flutuação indesejável de um sinal com relação a sua posição ideal no tempo.
• C. especifica o atraso ao longo da árvore de clock.
• D. não é usado para resolver violação de setup e hold.
• E. geralmente não é desejável e pode ser minimizado através de otimização.

Sobre retime durante a fase de síntese, pode-se afirmar o seguinte:

• A. É o processo de escolha das células lógicas apropriadas para se atingir slack positivo.
• B. É a etapa de recalcular o timing após uma rodada de backannotation.
• C. Consiste em fazer static timing analysis para o clock mais lento em um projeto de múltiplos
• D. Reposiciona registradores para melhorar os resultados de desempenho, sem afetar a lógica ou a latência.
• E. Representa a escolha do processo mais lento após duas rodadas de slack.

A respeito de Dynamic Voltage and Frequency Scaling (DVFS), podemos dizer que

• A. melhora o desempenho e diminui a área, dividindo o sistema em domínios de frequência e tensão de alimentação diferentes. Aplica técnicas como retention register, multi-Vt.
• B. implementa regiões do sistema com células que têm a mesma funcionalidade no projeto mas que possuem tensões de threshold diferentes. Dessa forma a frequência pode ser ajustada escolhendo células com Vt menor ou maior, dependendo do desempenho desejado.
• C. para economizar potência, a técnica DVFS pode, simultaneamente, reduzir a tensão de alimentação de regiões do circuito utilizando células especiais de alimentação e level shifters e aplicar a técnica de clock gating para ativar ou desativar regiões do sistema de forma planejada, estabelecendo uma frequência aparente inferior.
• D. permite balancear entre consumo e desempenho através da variação dinâmica da tensão de alimentação e da frequência de determinadas regiões do sistema, dependendo do modo de operação. Aplica técnicas como level shifter e cross clock domain.
• E. reduz a área e balanceia consumo e potência, com técnicas diferentes no ajuste de células com VT elevado.

Com relação às etapas do fluxo de projeto, considere as afirmativas abaixo: I – Floorplanning é o processo de posicionar as células em locais apropriados dentro do chip. II – Na análise estática de tempo (STA), o projetista cria vetores de teste que são simulados utilizando a gate-level netlist para verificar os requisitos de tempo. III – Na etapa de floorplannig ocorre o planejamento das linhas de alimentação do chip. Está correto APENAS o que se afirma em:

• A. I.
• B. II.
• C. III.
• D. I e II.
• E. II e III.

Durante a etapa de síntese, diversas modificações são realizadas na estrutura do circuito para que as restrições do projeto sejam atingidas. Existem também especificações de projeto que são colocadas nessa fase, como multi-cycle path ou false path. Alteram algumas estruturas, mas não a funcionalidade do sistema. As ferramentas de síntese podem gerar um script contendo essas informações, que serão usadas em

• A. Floorplaning.
• B. Cross-talking.
• C. IR Drop.
• D. Placement.
• E. LEC.

Uma empresa de CI planeja lançar um microcontrolador que possui diversos periféricos, como conversores AD e DA, SPI, USB, I²C e memórias. Durante a fase de testes em laboratório, detectou-se que o microcontrolador funcionou corretamente com todos os periféricos. Porém, quando os dados foram enviados para USB, mesmo não sendo utilizados, provocaram uma pane geral no chip. O caso descrito pode ser caracterizar como

• A. Electromigration.
• B. Cross-talking.
• C. Hold Violation.
• D. Setup Violation.
• E. Antenna Violation.

• A. As arquiteturas propostas são utilizadas em situações diferentes de projeto, a síntese escolhe a arquitetura baseada na descrição funcional do circuito.
• B. O projeto com o latch não apresenta problemas relacionados à instabilidade, já que o sinal de enable que chega à porta 'AND' permanece estável por mais tempo, garantindo um pulso completo do clock na saída do circuito.
• C. A arquitetura baseada em latch, quando o sinal de enable ('EN') está habilitado, o sinal de saída do latch corresponde ao sinal do clock, fazendo com que a porta 'AND' sincronize esse sinal.
• D. A arquitetura que não utiliza o latch é mais estável, já que o latch não deve ser utilizado em projetos digitais standardcells, pois esses elementos não têm seus requisitos de tempo facilmente checados.
• E. Devido ao aumento de área, a arquitetura baseada em latch não é muito utilizada, sendo apenas apresentada para tecnologias mais antigas, onde a árvore de clock não permitia lógica combinacional diretamente ligada a ela.

Com relação à incerteza do clock, considere as afirmativas:

I – O atraso de propagação contribui para a incerteza do clock.

II – O clock skew não influencia na incerteza do clock.

III – O clock jitter contribui para a incerteza do clock.

Está correto APENAS o que se afirma em

• A. I.
• B. II.
• C. III.
• D. I e II.
• E. I e III.

A 'Síntese Física' é o processo no qual há uma realimentação do projeto físico para a síntese. Sobre essa operação é correto afirmar o seguinte:

• A. Devido à complexidade encontrada no projeto físico, a nova síntese resultará em uma arquitetura otimizada, já que o modelo wireload é o mais preciso para projetos já roteados.
• B. As otimizações para low-power não serão afetadas ou incrementadas pela síntese física.
• C. Tem como objetivo a combinação de otimizações de tempo, área, potência e condições de roteamento, devido à utilização de uma nova biblioteca de células.
• D. As informações realimentadas para a síntese referem-se aos dados mais precisos de resistência e capacitância das interconexões, resultando em uma melhora nas estimativas de temporização e consumo de potência.
• E. A síntese física não leva em consideração os aspectos do leiaute.

Com relação às spare cells, pode-se afirmar que:

• A. São introduzidas somente no estágio de Back-End (projeto físico).
• B. São células posicionadas aleatoriamente tendo sua utilização possibilitada somente pelo processo de FIB (Focus Ion Beam).
• C. Permite pequenas correções no projeto do chip já fabricado, reduzindo os custos das máscaras.
• D. São utilizados apenas em ECOs (Engineering Change Order) para alterar as máscaras de dopagem.
• E. São células utilizadas para manter a coerência nas ligações das linhas de alimentação e terra.