Questões de Engenharia de Telecomunicações do ano 2012

• A. baixo; baixo; alto; alto.
• B. baixo; alto; alto; baixo.
• C. alto; alto; baixo; baixo.
• D. alto; baixo; baixo; baixo.
• E. baixo; alto; baixo; alto.

O número de flip-flops tipo D necessários para se construir um contador Johnson com módulo 16 é

• A. 16.
• B. 4.
• C. 8.
• D. 32.
• E. 12.

Tendo em vista o fluxo de implementação de um projeto digital de um Circuito Integrado de Aplicação Específica (ASIC – “Application Specific Integrated Circuit”), pode-se afirmar que o processo de “Floorplanning”

• A. prepara a região do chip que será utilizada para implementar os módulos do projeto.
• B. verifica os requisitos de desempenho de todos os sinais do circuito com relação ao tempo de propagação entre os módulos.
• C. realiza a distribuição dos blocos de um circuito ao longo do chip, definindo a localização dos pinos de entrada e saída e de alimentação.
• D. define o tipo de recobrimento utilizado na estrutura do chip.
• E. planeja a distribuição de consumo ao longo da superfície do chip, buscando a uniformização na distribuição de potência.

No projeto de um Circuito Integrado de Aplicação Específica (ASIC – “Application Specific Integrated Circuit”), o processo de realizar as conexões entre os módulos e entre as células lógicas, de forma que os sinais possam trafegar de acordo com os requisitos de tempo, chama-se

• A. Floorplanning.
• B. Posicionamento.
• C. Síntese de conexão.
• D. Roteamento.
• E. Static Timing Analysis.

Ao se definir em um projeto de um Circuito Integrado de Aplicação Específica (ASIC – “Application Specific Integrated Circuit”) as interconexões dos sinais de relógio (clock), um dos problemas a ser resolvido é o chamado “clock skew”. Dentro desse contexto, analise as asserções a seguir e assinale a opção correta:

I - O “clock skew” ocorre devido à diferença de tamanho dos percursos que o sinal de clock percorre antes de alimentar as células lógicas de um circuito.

II - Na realização das interconexões do sinal de clock de um projeto de um ASIC, podem ser inseridos buffers especiais controlando o atraso inserido em cada linha da árvore de clock.

• A. As duas asserções são verdadeiras, e a segunda é uma solução correta para o problema apresentado na primeira.
• B. As duas asserções são verdadeiras, mas a segunda não é uma solução correta para o problema apresentado na primeira.
• C. A primeira asserção é uma proposição verdadeira, e a segunda é uma proposição falsa.
• D. A primeira asserção é uma proposição falsa, e a segunda é uma proposição verdadeira.
• E. Tanto a primeira como a segunda asserções são falsas.

• A. I.
• B. I e II.
• C. II.
• D. I e III.
• E. I, II e III.

• A. multiplexador.
• B. meio somador.
• C. decodificador.
• D. flip-flop tipo D.
• E. subtrator.

Sobre o projeto de chips de circuitos digitais, analise as afirmações a seguir: I) Uma das abordagens de projeto de circuitos digitais é a Top-Down, em que se definem em verilog módulos de alto nível, a serem divididos em níveis menores. II) Durante o projeto de um circuito combinacional, no processo de síntese, é possível, para tal ferramenta, traduzir retardos inseridos em verilog e transformá-los em retardos físicos na implementação do circuito. III) Para se sintetizar um circuito combinacional, usando-se uma diretiva always, é necessário que todas as entradas do módulo façam parte da lista de sensitividade. Assinale a opção que apresenta as apenas afirmativas corretas.

• A. I.
• B. I e II.
• C. II.
• D. I e III.
• E. I, II e III.

O número 136, em decimal, pode ser representado, utilizando-se 8 bits em linguagem Verilog, por:

• A. 8’b1000_1001.
• B. 8’H88.
• C. 136’b8.
• D. 136’b2.
• E. 4’b1000_1000.

• A. 8’b0000_0010.
• B. 8’b10.
• C. 8’hEB.
• D. 8’h02.
• E. 8’b1110_1010.