Questões de Engenharia de Telecomunicações do ano 2012

• A. definir em cada bloco de controle os valores das saídas, ou seja, dentro do if deveria definir o valor de saída de g e para o else deveria definir o valor de f.
• B. suprimir a definição de f e g como reg, pois já foram previamente declarados como output.
• C. descrever um circuito com o mesmo número de entradas e saídas.
• D. fazer com que os valores de saída dependessem diretamente de condições de todas as entradas, ou seja, a condição if deveria conter condições também das entradas b e c.
• E. utilizar uma declaração distinta de always para descrever o comportamento do circuito.

Em um código Verilog, considere as entradas a, b e c, respectivamente, com os valores 3’b111, 5’b1x001 e 3’b1zx. O valor de {a, b, c} é de

• A. 1’b1.
• B. 1’b0.
• C. 11’b1111x0011zx.
• D. 5’b1x1zx.
• E. 11’b11110001100.

• A. Estrutural.
• B. Algorítmica.
• C. RTL.
• D. Situacional.
• E. Operacional.

Em um microprocessador, existem diversos tipos de endereçamento para acesso à memória de dados. Na instrução em assembly MOV AX , 2345h, em que AX é um registrador de 16 bits, o modo de endereçamento utilizado é

• A. direto.
• B. imediato.
• C. implicado.
• D. pilha.
• E. indireto.

Qual o resultado da simulação do código abaixo, quando compilado com um simulador que suporta SystemVerilog 2009?

module test;

logic [32:0] o = 'bx;

initial $display("o = %b", o);

endmodule

• A. Erro de compilação.
• B. o = 000000000000000000000000000000000
• C. o = xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx
• D. o = 0xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx
• E. o = 00000000000000000000000000000000x

Qual das seguintes tarefas não está diretamente relacionada com um testbench?

• A. Gerar estímulo para entradas.
• B. Aplicar estímulo no DUV.
• C. Capturar a resposta.
• D. Testar a corretude do testbench visualizando a forma de onda.
• E. Mensurar o progresso contra os objetivos de verificação do plano de verificação.

O que não deve ser randomizado em um testbench aleatório por restrições (constrained-random simulation)?

• A. Configuração do dispositivo.
• B. Valores não-inicializados de registradores.
• C. Configuração do ambiente.
• D. Exceções do protocolo.
• E. Atrasos.

Dado o seguinte pedaço de código em SystemVerilog.

...

rand logic [15:0] x,y,z;

constraint todos_os_valores {

x < z;

y == x;

z < 500;

y > 490;

}

Quantas soluções diferentes o resolvedor de restrições do simulador irá gerar?

• A. 36
• B. 42
• C. 15
• D. 53
• E. 24

Dado o seguinte trecho de código em System Verilog.

...

rand bit [3:0] Instr;

rand bit [3:0] ALU_OP;

constraint todos_os_valores {

(Instr != 4’d0) -> (ALU_OP == 4’d0);

}

Qual a probabilidade de se ter Instr == 4’d1 e ALU_OP == 4’d0?

• A. 1/16
• B. 1/31
• C. 1/256
• D. 1/128
• E. 0

Dado o seguinte trecho de código em System Verilog.

...

rand bit [3:0] Instr;

rand bit [3:0] ALU_OP;

constraint todos_os_valores {

(Instr != 4’d0) -> (ALU_OP == 4’d0);

}

Qual a probabilidade de se ter Instr == 4’d0 e ALU_OP == 4’d3?

• A. 1/16
• B. 1/31
• C. 1/256
• D. 1/128
• E. 0