Questões sobre Eletrônica analógica e digital

Dado o seguinte código em System Verilog:

wire a = 1'bx;

wire b = 1'bx;

reg c,d;

initial if (a) c = 1'b0; else c = 1'b1;

initial if (b == 1'bx) d = 1'b0; else d = 1'b1;

final $display("c = %b, d = %b", c,d);

Qual a saída do programa acima?

• A. c = 1, d = 1.
• B. c = x, d = 0.
• C. c = 0, d = 0.
• D. c = 0, d = x.
• E. c = x, d = x.

Caracterizam um FET as especificações:

• A.

  Baixa impedância de entrada e curva de transcondutância linear.

• B.

  Elevado ganho de tensão e terminais denominados porta, anodo e catodo.

• C.

  Elevada impedância de entrada e terminais denominados porta, fonte e dreno.

• D.

  Baixa impedância de saída e camadas de depleção nulas.

• E.

  Elevada impedância de entrada e tensão de pich-off nula.

• A. Ciclos 2, 4, 6 e 8.
• B. Ciclos 1 e 5.
• C. Ciclos 3 e 7.
• D. Ciclos 2 e 6.
• E. Nenhuma das respostas acima.

• A.

  − 5

• B.

  − 6,25

• C.

  − 7,5

• D.

  − 10

• E.

  − 15

Quais das seguintes chamadas de função não podem aceitar eventos de clock de acordo com o padrão de System Verilog 2009?

• A. $rose.
• B. $sampled.
• C. $fell.
• D. $stable.
• E. $past.

Um decodificador BCD − 7 segmentos para display anodo comum tem em suas saídas os níveis lógicos seguintes: (a = b = d = e = g = 0) e (c = f = 1). Nesse caso, o display apresenta o algarismo

• A.

  2.

• B.

  3.

• C.

  0.

• D.

  5.

• E.

  7.

Em SystemVerilog 2009, se a expressão não temporal amostrada “a” é avaliada como verdadeira nos ciclos 1, 3, 8, 13 e 14, e a expressão não temporal amostrada “b” é avaliada como verdadeira nos ciclos 1, 2, 3, 4, 5, 6, 8, 9, 10, 11, 12 e 14, em quais ciclos a expressão em SVA “a intersect b” será avaliada como verdadeira?

• A. Ciclos 2, 4, 5, 6, 7, 9, 10, 11, 12 e 13.
• B. Ciclos 1, 3, 8, 13 e 14.
• C. Ciclos 1, 3, 8 e 14.
• D. Ciclos 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13 e 14.
• E. Nenhuma das alternativas acima.

• A.

  − 11V

• B.

  − 10V

• C.

  10V

• D.

  11V

• E.

  15V

2:10] ##1 c” é equivalente a “a ##1 ((1[*0:$] ##1 b) [*2:10]) ##1 c”

• A. Somente I é válido.
• B. Somente II é válido.
• C. Somente III é válido.
• D. Somente I e II são válidos.
• E. II e III são válidos.

Dado que em um código a nível de RTL, a operação:

if (a ^ b)

foi erroneamente trocada por:

if (a | b)

Que tipo de metodologia de teste e métrica de cobertura de teste provavelmente conseguirá detectar o problema?

• A. Simulação direta com métrica de cobertura de linha de código.
• B. Teste de equivalência de circuitos entre o RTL e o circuito sintetizado a nível de portas lógicas.
• C. Simulação aleatória com métrica de cobertura de condição.
• D. Simulação direta com métrica de cobertura de caminhos.
• E. Simulação aleatória com métrica de cobertura de “toggle”.