Questões sobre Eletrônica Analógica

Um mecanismo de falha de inversores CMOS (Metal-Óxido-Semicondutor Complementar) caracteriza-se pela formação de um retificador controlado de silício (SCR) biestável a partir do acoplamento cruzado de transistores “npn” e “pnp” parasitas, desenvolvendo caminhos de baixa resistência entre o dreno e o corpo dos inversores que normalmente são aterrados. É, então, estabelecida uma malha de realimentação que faz circular uma corrente elevada entre o dreno e o corpo, resultando no desligamento da fonte de alimentação ou no derretimento dos terminais de alimentação. Tal mecanismo de falha denominase:

• A. Eletromigração.
• B. Sobrecarga elétrica.
• C. Auto-aquecimento.
• D. Latch-up.
• E. Portadores “quentes” (“hot carriers").

O software Virtuoso Hierarchy Editor permite ao usuário visualizar vários níveis de um único projeto usando uma tabela ou uma vista em árvore. Assinale uma alternativa que NÃO é passível de ser executada pelo Virtuoso Hierarchy:

• A. Apresentar um arquivo de configurações para navegar na hierarquia do projeto desejado.
• B. Modificar vinculações de células e de instâncias.
• C. Especificar vinculações de ocorrências.
• D. Cria novas configurações de projeto.
• E. Alterar uma célula sem alterar sua vinculação e sem abrir uma nova aplicação.

• A. 0
• B. 120
• C. 127
• D.
• E.

Alguns anéis de pad existentes nas entradas de dispositivos CMOS (Metal-Óxido-Semicondutor Complementar) contêm implementações de Schmitt triggers, cuja histerese eleva o ponto de chaveamento quando o sinal de entrada é baixo e o reduz quando o sinal de entrada é alto. A função desse circuito nessas estruturas é

• A. reduzir o retardo de propagação nos circuitos digitais CMOS.
• B. ajudar a filtrar transientes que podem ocorrer se o sinal de entrada se elevar lentamente ou for muito ruidoso.
• C. oferecer um backup, em caso de falha do inversor CMOS, na alteração do nível lógico de um circuito digital.
• D. impedir a eletromigração no anel de pad.
• E. atuar como amplificadores do sinal de entrada.

A partir da tela inicial do software Virutoso Layout Editor, é possível acessar a interface gráfica Dracula DRC (Design Rule Checking). Nesta interface, é possível visualizar erros de DRC e investigar suas causas. Para verificar as regras de DRC a partir da interface gráfica Dracula DRC, deve-se executar o seguinte procedimento:

• A. No menu “DRC”, selecionar “Explain” e clicar com o botão direito do mouse em uma flag de erro para abrir a janela de erro contendo a explicação do erro.
• B. Clicar com o botão esquerdo do mouse e selecionar o botão “Explain”, depois clicar com o botão esquerdo do mouse em uma flag de erro para abrir a janela de erro contendo a explicação do erro.
• C. No menu “Tools”, selecionar “Explain” e clicar com o botão direito do mouse em uma flag de erro para abrir a janela de erro contendo a explicação do erro.
• D. No menu “Verify”, selecionar “Explain” e clicar com o botão direito do mouse em uma flag de erro para abrir a janela de erro contendo a explicação do erro.
• E. Clicar com o botão esquerdo do mouse e selecionar o botão “Explain”, depois clicar com o botão direito do mouse em uma flag de erro para abrir a janela de erro contendo a explicação do erro.

Na sintaxe da linguagem VerilogAMS, a rotina padrão vpi_chk_error( ) deve retornar uma constante inteira representando um nível de severidade de erro se a chamada anterior a uma rotina VPI (Verilog Procedural Interface) resultou em erro. Considerando as constantes de retorno de erro para a rotina vpi_chk_error( ), a que possui maior severidade é:

• A. vpiNotice.
• B. vpiWarning.
• C. vpiInternal.
• D. vpiError.
• E. vpiSystem.

O processo de teste a que um sistema VLSI é submetido após a fabricação tem por objetivo:

• A. Verificar se o projeto foi realizado corretamente.
• B. Assegurar que as especificações funcionais foram atingidas.
• C. Assegurar que o processo de fabricação foi feito sem falhas.
• D. Separar os dispositivos melhores para serem vendidos mais caro.
• E. Melhorar o yeild do processo de fabricação.

Para um determinado circuito integrado de sinais mistos (analógico e digital) VLSI, seu plano de teste prescreve de 10⁸ vetores de teste a serem aplicados para teste da parte digital. Para o teste dos blocos analógicos é gasto 3 segundos. Empregase um equipamento de teste com capacidade de aplicação de 50 Mega (50x10⁶) vetores de teste por segundo. O custo operacional do ATE (equipamento automático de teste) é de R$0,02 por segundo de uso. Estima-se que o yeild do processo de fabricação circuito integrado em questão é de 80%. Qual o custo estimado do teste por chip bom?

• A. R$0,04.
• B. R$0,06.
• C. R$0,10.
• D. R$0,12.
• E. R$0,125.

A concepção de um de um circuito integrado da especificação ao dispositivo físico pode ser divida em quatro grandes etapas que compreendem: síntese do design, verificação, fabricação e teste. Em relação a estas etapas afirma-se o disposto a seguir. I. A síntese do design implementa as funcionalidades de entrada e saída da aplicação alvo levando em conta as características do processo de fabricação e dispositivos. II. A verificação destina-se a apenas a complementar a etapa de teste do dispositivo físico. III. A etapa teste deve iniciar já na etapa de design com o objetivo de facilitar a sua realização após a fabricação. Com relação às afirmações acima, pode-se afirmar que:

• A. Apenas I e II são verdadeiras.
• B. Apenas I e III são verdadeiras.
• C. Apenas II e III são verdadeiras.
• D. I, II e III são verdadeiras.
• E. Apenas a I é verdadeira.

• A.

  um quarto da resistência do condutor 2.

• B.

  metade da resistência do condutor 2.

• C.

  igual à resistência do condutor 2.

• D.

  o dobro da resistência do condutor 2.

• E.

  o quádruplo da resistência do condutor 2.