Questões de Engenharia de Telecomunicações da FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência (FUNRIO)

A Malha Amarrada por Fase (PLL – Phase Locked Loop) é um circuito integrado analógico utilizado numa ampla variedade de aplicações como, por exemplo, decodificadores FSK. Sobre os PLL, NÃO é correto afirmar que

• A. possuem um detector de fase como um de seus componentes.
• B. possuem um filtro passa-altas como um de seus componentes.
• C. faixa de amarração é o nome dado à faixa de frequência na qual os PLL mantêm o sinal de saída próximo ao sinal de entrada.
• D. possuem um VCO (Voltage Controlled Oscillator – Oscilador Controlado por Tensão) como um de seus componentes.
• E. possuem um filtro passa-baixas como um de seus componentes.

Considerando as etapas básicas do processo de fabricação CMOS (Complementary Metal-Oxide-Semiconductor) cavidade “n”, a etapa ou passo na qual são definidas as regiões ativas do dispositivo CMOS chama-se:

• A. Formação da porta de silício policristalino.
• B. Metalização.
• C. Difusão n+.
• D. Abertura das janelas de contato.
• E. LOCOS (oxidação local).

Os disparos parasitários ou latch-ups constituem um tipo particular de curto-circuito criado inadvertidamente em circuitos integrados pelo estabelecimento de um caminho de baixa impedância entre os trilhos de alimentação do circuito do MOSFET (transistor de efeito de campo tipo metal-óxido-semicondutor). A estrutura parasita estabelecida pelo latch-up é equivalente ao seguinte tiristor:

• A. DIAC (diodo para corrente alternada).
• B. TRIAC (triodo para corrente alternada).
• C. SCR (retificador controlado de silício).
• D. UJT (transistor de unijunção).
• E. Diodo Schottky.

A linguagem VerilogAMS HDL (Analog and Mixed-Signal Extensions to Verilog Hardware Description Language) estende as características de uma linguagem de modelagem digital para prover uma linguagem unificada com semânticas analógicas e digitais e com compatibilidade retroativa. A respeito da linguagem VerilogAMS HDL, a afirmação FALSA é que contém as informações de que

• A. números reais discretos podem ser acessados por variáveis no contexto contínuo (analógico) como números reais.
• B. números inteiros discretos podem ser acessados por variáveis no contexto contínuo (analógico) como números inteiros.
• C. números inteiros discretos podem ser acessados por variáveis no contexto contínuo (analógico) como números reais.
• D. bits discretos e agrupamentos de bits (ex.: barramentos) somente são acessados por variáveis no contexto contínuo (analógico) como números inteiros.
• E. o acesso de variáveis a agrupamentos discretos com mais de 31 bits não é permitido.

Considere a operação do software Analog Design Environment a partir da sua janela principal. Deseja-se configurar um estímulo a um circuito. Sobre essa ação, considere as alternativas abaixo. A alternativa FALSA é a que diz que

• A. os estímulos podem ser configurados na guia “Analyses - Stimuli” na janela de simulação.
• B. a adição de símbolos de fontes de estímulos ao esquemático os introduz automaticamente.
• C. os estímulos podem ser configurados na guia “Setup - Stimuli” na janela de simulação.
• D. os estímulos podem ser configurados isoladamente e salvos em um arquivo de estímulos.
• E. o campo “Function” da guia “Setup - Stimuli”, acessível a partir da janela de simulação, possibilita a seleção de vários formatos de onda para os estímulos.

• A. 0000000000.
• B. 1111111111.
• C. 1110001110.
• D. 1010101010.
• E. 0001110001.

A única diferença entre os flip-flops JK e RS, no que concerne ao seu funcionamento, consiste no fato de que

• A. para que o flip-flop JK somente mude seu estado na borda de descida da forma de onda CLK (clock) as entradas J e K devem estar em nível alto.
• B. para que o flip-flop JK somente mude seu estado na borda de subida da forma de onda CLK (clock) as entradas R e S devem estar em nível alto.
• C. para que o flip-flop JK somente mude seu estado na borda de subida da forma de onda CLK (clock) as entradas J e K devem estar em nível alto.
• D. para que o flip-flop JK somente mude seu estado na borda de subida da forma de onda CLK (clock) as entradas R e S devem estar em nível baixo.
• E. as mudanças de estado do flip-flop JK ocorrem somente na borda de subida da forma de onda CLK (clock).

As seguintes assertivas constituem características comuns aos contadores síncronos em anel e em anel torcido ou de Johnson, EXCETO:

• A. retornam ao estado inicial após atingirem seus limites de contagem.
• B. são mais lentos se comparados aos demais contadores síncronos.
• C. são mais rápidos se comparados aos demais contadores síncronos.
• D. possuem um único relógio (clock) comum a todos os flip-flops.
• E. é definido seu módulo pelo número de flip-flops.

Quatro flip-flops JK estão conectados em cascata por suas saídas Q, com suas entradas J e K constantes em nível alto. Se a frequência de relógio no primeiro flip-flop é de 400 kHz e se a entrada de relógio nos flip-flops é invertida, a frequência de saída é igual a

• A. 100 kHz.
• B. 50 kHz.
• C. 1,6 MHz.
• D. 800 kHz.
• E. 25 kHz.

A função da entrada ENABLE (habilitar) em um circuito integrado multiplexador é a de

• A. habilitar a entrada CLEAR (apagar) a aplicar o nível lógico baixo na saída do CI multiplexador.
• B. permitir a alteração de estados nas bordas de subida do sinal CLK (relógio).
• C. ativar metade das entradas do CI multiplexador.
• D. ativar todas as entradas do CI multiplexador.
• E. permitir a alteração de estados nas bordas de descida do sinal CLK (relógio).