Questões de Engenharia de Telecomunicações da FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência (FUNRIO)

O que visa a técnica de Multi-Vt, e qual o mecanismo empregado?

• A. A técnica de multi-Vt visa diminuir o consumo dinâmico mas procurando manter a performance global utilizando células com dispositivos de alto Vt (baixas correntes de fuga mas maiores tempos de atraso) juntamente com células de dispositivos de baixo Vt (correntes de fuga mais altas e menores atrasos).
• B. A técnica de multi-Vt visa diminuir o consumo estático mas procurando manter a performance global utilizando células com dispositivos de alto Vt (baixas correntes de fuga mas maiores tempos de atraso) juntamente com células de dispositivos de baixo Vt (correntes de fuga mais altas e menores atrasos).
• C. A técnica de multi-Vt visa diminuir o consumo estático mas procurando manter a performance global alterando de forma dinâmica, através do fenômeno de efeito de corpo, a tensão de Vt dos transístores.
• D. A técnica de multi-Vt visa diminuir o consumo dinâmico mas procurando manter a performance global alterando de forma dinâmica, através do fenômeno de efeito de corpo, a tensão de Vt dos transístores.
• E. A técnica de multi-Vt visa diminuir o consumo estático mas procurando manter a performance global alterando de forma dinâmica, através do fenômeno de efeito de corpo, a tensão de Vt dos transístores.

O que visa a técnica de Multi-supply voltage, e qual o mecanismo empregado?

• A. A técnica de multi-supply voltage visa diminuir o consumo total, mas procurando manter a performance do circuito, ao utilizar maiores tensões de alimentação em trechos não críticos do circuito, já que a maior tensão de alimentação resultaria em menor consumo mas em maiores tempos de atraso. Nos caminhos críticos seriam utilizadas tensões menores visando-se otimizar a performance.
• B. A técnica de multi-supply voltage visa diminuir o consumo total ao variar, continuamente, a tensão de alimentação do circuito todo procurando equilibrar um baixo consumo (conseguido em tensões menores) com uma performance aceitável (a velocidade aumenta com o aumento da tensão de alimentação).
• C. A técnica de multi-supply voltage visa diminuir o consumo total, mas procurando manter a performance do circuito, ao utilizar tensões de alimentação menores em trechos não críticos do circuito, já que a menor tensão de alimentação resultaria em menor consumo mas em maiores tempos de atraso. Nos caminhos críticos seriam utilizadas tensões maiores visando-se otimizar a performance.
• D. A técnica de multi-supply voltage visa diminuir o consumo total ao variar, em níveis fixos pré-definidos, a tensão de alimentação de alguns blocos circuitais, procurando equilibrar um baixo consumo (conseguido em tensões menores) com uma performance aceitável (a velocidade aumenta com o aumento da tensão de alimentação).
• E. A técnica de multi-supply voltage visa diminuir o consumo total ao variar, em níveis fixos pré-definidos, a tensão de alimentação do circuito todo procurando equilibrar um baixo consumo (conseguido em tensões menores) com uma performance aceitável (a velocidade aumenta com o aumento da tensão de alimentação).

Em que consiste o efeito “Antenna” e como se pode eliminá-lo?

• A. O efeito “Antenna” surge quando a área total do metal que conecta o gate de um transistor a outros pontos do circuito for excessiva. Nesses casos, tal metal atua como uma antena que, sob a ação de ondas eletromagnéticas presentes no ambiente, acaba por acumular carga suficiente para destruir o óxido de gate desse transistor. Pode-se eliminar esse problema interrompendo linhas de metal muito extensas (fazendo uma conexão em outro nível de metalização), ou ligando-se um diodo diretamente polarizado entre este metal e o substrato para escoar a carga que venha a se acumular.
• B. O efeito “Antenna” surge quando, em função do roteamento, duas áreas suficientemente grandes de metais 1 e 2 se sobrepõem, sendo que o metal 1 está ligado ao gate de um transistor. Nessa situação, o metal 2 atua como uma antena que, sob a ação de ondas eletromagnéticas presentes no ambiente, acaba por induzir carga suficiente no metal 1 para destruir o óxido de gate do transistor a ele ligado. Pode-se eliminar esse problema ligando um diodo diretamente polarizado entre esse metal e o substrato para escoar a carga que venha a se acumular.
• C. O efeito “Antenna” surge quando, em função do roteamento, duas áreas suficientemente grandes de metais 1 e 2 se sobrepõem, sendo que o metal 1 está ligado ao gate de um transistor. Nessa situação, o metal 2 atua como uma antena que, sob a ação de ondas eletromagnéticas presentes no ambiente, acaba por induzir carga suficiente no metal 1 para destruir o óxido de gate do transistor a ele ligado. Pode-se eliminar esse problema blindando a linha de metal 2, aterrando-a.
• D. O efeito “Antenna” surge quando a área total do metal que conecta o gate de um transistor a outros pontos do circuito for excessiva. Nesses casos, tal metal atua como uma antena durante o processo de fabricação e acaba por acumular carga suficiente para destruir o óxido de gate desse transistor. Pode-se eliminar esse problema interrompendo linhas de metal muito extensas (fazendo uma conexão em outro nível de metalização), ou ligando-se um diodo reversamente polarizado entre esse metal e o substrato para escoar a carga que venha a se acumular.
• E. O efeito “Antenna” surge quando a área total do metal que conecta o gate de um transistor a outros pontos do circuito for excessiva. Nesses casos, tal metal atua como uma antena durante o processo de fabricação e acaba por acumular carga suficiente para destruir o óxido de gate desse transistor. Pode-se eliminar esse problema interrompendo linhas de metal muito extensas (fazendo uma conexão em outro nível de metalização), ou ligando-se um diodo diretamente polarizado entre esse metal e o substrato para escoar a carga que venha a se acumular.

Por que a técnica de clock gating afeta substancialmente o consumo de um circuito digital?

• A. Uma parcela significativa do consumo dinâmico se deve à árvore de clock. A técnica de clock gating consiste em utilizar lógica dedicada para desabilitar o clock de blocos cujo processamento não seja requerido no momento.
• B. A técnica de clock gating, por desabilitar o clock de blocos cujo processamento não seja requerido no momento, afeta o consumo de um circuito digital por atuar exatamente sobre o maior componente do consumo que é o consumo estático.
• C. Mesmo quando a saída de um bloco digital não é utilizada, o simples fato de o clock estar funcionando implica um elevado consumo de potência estática. A técnica de clock gating utiliza lógica dedicada para desligar o clock de blocos quando o seu consumo atingir um certo patamar programável.
• D. Mesmo quando a saída de um bloco digital não é utilizada, o simples fato de o clock estar funcionando implica um elevado consumo de potência dinâmica. A técnica de clock gating utiliza lógica dedicada para desligar o clock de blocos quando o seu consumo do mesmo atingir um certo patamar programável.
• E. Uma parcela significativa do consumo estático se deve à árvore de clock. A técnica de clock gating consiste em utilizar lógica dedicada para desabilitar o clock de blocos cujo processamento não seja requerido no momento.

Quais das medidas a seguir se prestam a minimizar o cross talk, IR drop, interconnect noise e electromigration, respectivamente?

• A. Blindar de trilhas críticas, se possível com plano de terra; dimensionar corretamente a largura de uma trilha evitando cantos de 90° e variações bruscas na sua secção transversal; utilizar poços aterrados ou ligados a Vdd envolvendo blocos de alto chaveamento e também utilizar anéis de guarda para coletar portadores minoritários; minimizar o número de quadrados numa trilha.
• B. Utilizar anéis de guarda aterrados; utilizar apenas trilhas de metal 1; aumentar o número de contatos e vias entre condutores; utilizar condutores de silício policristalino pois ele apresenta maior condutividade.
• C. Minimizar o número de quadrados numa trilha; utilizar poços aterrados ou ligados a Vdd envolvendo blocos de alto chaveamento e também utilizar anéis de guarda para coletar portadores minoritários; dimensionar corretamente a largura de uma trilha evitando cantos de 90° e variações bruscas na sua secção transversal; blindar de trilhas críticas, se possível com plano de terra.
• D. Envolver blocos ruidosos em poços aterrados; empregar condutores de silício pois o mesmo apresenta maior condutividade; blindar trilhas críticas envolvendo-as em camadas de metal 2; utilizar condutores de silício policristalino pois o mesmo apresenta maior condutividade.
• E. Utilizar poços aterrados ou ligados a Vdd envolvendo blocos de alto chaveamento e também utilizar anéis de guarda para coletar portadores minoritários; minimizar o número de quadrados numa trilha; blindar de trilhas críticas, se possível com plano de terra; dimensionar corretamente a largura de uma trilha evitando cantos de 90° e variações bruscas na sua secção transversal.

Uma forma de corrigir problemas de violação de hold pode ser o seguinte:

• A. Diminuir a frequência do clock.
• B. Aumentar a velocidade dos dados.
• C. Atrasar os dados para o próximo registrador.
• D. Alterar o clock slew.
• E. Inserir o valor do cross talk.

Células especiais que são usadas com a técnica de power gating são:

• A. Level shifter, retention e always-on buffer.
• B. Power switch, level shifter e retention.
• C. Always-on buffer, power switch e high-vt.
• D. High-vt, isolation e retention.
• E. Retention, isolation e power switch.

Sobre clock skew, é correto afirmar que

• A. sempre é prejudicial ao circuito.
• B. é a flutuação indesejável de um sinal com relação a sua posição ideal no tempo.
• C. especifica o atraso ao longo da árvore de clock.
• D. não é usado para resolver violação de setup e hold.
• E. geralmente não é desejável e pode ser minimizado através de otimização.

Sobre retime durante a fase de síntese, pode-se afirmar o seguinte:

• A. É o processo de escolha das células lógicas apropriadas para se atingir slack positivo.
• B. É a etapa de recalcular o timing após uma rodada de backannotation.
• C. Consiste em fazer static timing analysis para o clock mais lento em um projeto de múltiplos
• D. Reposiciona registradores para melhorar os resultados de desempenho, sem afetar a lógica ou a latência.
• E. Representa a escolha do processo mais lento após duas rodadas de slack.

A respeito de Dynamic Voltage and Frequency Scaling (DVFS), podemos dizer que

• A. melhora o desempenho e diminui a área, dividindo o sistema em domínios de frequência e tensão de alimentação diferentes. Aplica técnicas como retention register, multi-Vt.
• B. implementa regiões do sistema com células que têm a mesma funcionalidade no projeto mas que possuem tensões de threshold diferentes. Dessa forma a frequência pode ser ajustada escolhendo células com Vt menor ou maior, dependendo do desempenho desejado.
• C. para economizar potência, a técnica DVFS pode, simultaneamente, reduzir a tensão de alimentação de regiões do circuito utilizando células especiais de alimentação e level shifters e aplicar a técnica de clock gating para ativar ou desativar regiões do sistema de forma planejada, estabelecendo uma frequência aparente inferior.
• D. permite balancear entre consumo e desempenho através da variação dinâmica da tensão de alimentação e da frequência de determinadas regiões do sistema, dependendo do modo de operação. Aplica técnicas como level shifter e cross clock domain.
• E. reduz a área e balanceia consumo e potência, com técnicas diferentes no ajuste de células com VT elevado.