Questões de Engenharia de Telecomunicações da FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência (FUNRIO)

Usando a figura da Questão 47, determine o tempo mínimo de atraso na lógica combinacional.

• A. tmin>tsetup+ (Tbuf.1 +Tbuf.2).
• B. tmin>(1/Fmax)+ (Tbuf.1-Tbuf.2).
• C. tmin>thold+ (Tbuf.1-Tbuf.2).
• D. tmin>(1/Fmax)+ (Tbuf.1-Tbuf.2).
• E. tmin>thold+ (Tbuf.2-Tbuf.1).

Um dos grandes problemas enfrentados no projeto digital é a falta de especificação dos atrasos nos circuitos fora do chip. Para minimizar esses problemas, uma solução é a utilização de constraints somente nas interfaces. No caso do sinal de entrada, o objetivo é garantir que a captura do sinal pelo chip seja feita no menor tempo possível. Para um sistema com um período de clock de 30ns, quais as constraints que mais se ajustam para que o sinal de entrada seja obrigatoriamente estável por apenas 7ns (excetuando-se os tempos inerentes ao clock)?

• A. create_clock –period 30 –waveform {0 15} CLK
  set_input_delay -max 23.0 -clock CLK {data_in}
  set_input_delay -min 0.0 -clock CLK {data_in}
• B. create_clock –period 30 –waveform {0 15} CLK
  set_input_delay -max 7.0 -clock CLK {data_in}
  set_input_delay -min 0.0 -clock CLK {data_in}
• C. create_clock –period 30 –waveform {0 7} CLK
  set_input_delay -max 15.0 -clock CLK {data_in}
  set_input_delay -min 7.0 -clock CLK {data_in}
• D. create_clock –period 30 –waveform {0 15} CLK
  set_input_delay -max 7.0 -clock CLK {data_in}
  set_input_delay -min 23.0 -clock CLK {data_in}
• E. create_clock –period 30 –waveform {0 7} CLK
  set_input_delay -max 15.0 -clock CLK {data_in}
  set_input_delay -min 0.0 -clock CLK {data_in}

Um dos grandes problemas enfrentados no projeto digital é a falta de especificação dos atrasos nos circuitos fora do chip. Para minimizar esses problemas, uma solução é a utilização de constraints somente nas interfaces. No caso do sinal de saída, o objetivo é garantir que o sinal esteja estável pela maior tempo possível. Para um sistema com um período de clock de 30ns, quais as constraints que mais se ajustam para que o sinal de saída esteja obrigatoriamente estável por apenas 7ns (excetuando-se os tempos inerentes ao clock)?

• A. create_clock –period 30 –waveform {0 15} CLK
  set_output_delay -max 23.0 -clock CLK {data_out}
  set_output_delay -min 0.0 -clock CLK {data_out}
• B. create_clock –period 30 –waveform {0 15} CLK
  set_output_delay -max 7.0 -clock CLK {data_out}
  set_output_delay -min 23.0 -clock CLK {data_out}
• C. create_clock –period 30 –waveform {0 7} CLK
  set_output_delay -max 15.0 -clock CLK {data_out}
  set_output_delay -min 7.0 -clock CLK {data_out}
• D. create_clock –period 30 –waveform {0 7} CLK
  set_output_delay -max 15.0 -clock CLK {data_out}
  set_output_delay -min 0.0 -clock CLK {data_out}
• E. create_clock –period 30 –waveform {0 15} CLK
  set_output_delay -max 7.0 -clock CLK {data_out}
  set_output_delay -min 0.0 -clock CLK {data_out}

• A.
• B.
• C.
• D.
• E.

Escolha a alternativa que complete corretamente a seguinte afirmação: “A função lógica ___________ e a __________ implementam a mesma lógica entre os sinais A, B, C e D, uma vez que a segunda é uma simplificação da primeira.

• A.
• B.
• C.
• D.
• E.

• A.
• B. AC+ AB.
• C.
• D. AB+BC.
• E.

Considere um circuito combinacional decodificador que aceita 32 combinações diferentes de entrada. Para esse circuito, o número de entradas e saídas é, respectivamente,

• A. 32 e 32.
• B. 32 e 5.
• C. 5 e 37.
• D. 32 e 27.
• E. 5 e 32.

• A. baixo; baixo; alto; alto.
• B. baixo; alto; alto; baixo.
• C. alto; alto; baixo; baixo.
• D. alto; baixo; baixo; baixo.
• E. baixo; alto; baixo; alto.

O número de flip-flops tipo D necessários para se construir um contador Johnson com módulo 16 é

• A. 16.
• B. 4.
• C. 8.
• D. 32.
• E. 12.

Tendo em vista o fluxo de implementação de um projeto digital de um Circuito Integrado de Aplicação Específica (ASIC – “Application Specific Integrated Circuit”), pode-se afirmar que o processo de “Floorplanning”

• A. prepara a região do chip que será utilizada para implementar os módulos do projeto.
• B. verifica os requisitos de desempenho de todos os sinais do circuito com relação ao tempo de propagação entre os módulos.
• C. realiza a distribuição dos blocos de um circuito ao longo do chip, definindo a localização dos pinos de entrada e saída e de alimentação.
• D. define o tipo de recobrimento utilizado na estrutura do chip.
• E. planeja a distribuição de consumo ao longo da superfície do chip, buscando a uniformização na distribuição de potência.