Questões de Engenharia de Telecomunicações da FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência (FUNRIO)

No projeto de um Circuito Integrado de Aplicação Específica (ASIC – “Application Specific Integrated Circuit”), o processo de realizar as conexões entre os módulos e entre as células lógicas, de forma que os sinais possam trafegar de acordo com os requisitos de tempo, chama-se

• A. Floorplanning.
• B. Posicionamento.
• C. Síntese de conexão.
• D. Roteamento.
• E. Static Timing Analysis.

Ao se definir em um projeto de um Circuito Integrado de Aplicação Específica (ASIC – “Application Specific Integrated Circuit”) as interconexões dos sinais de relógio (clock), um dos problemas a ser resolvido é o chamado “clock skew”. Dentro desse contexto, analise as asserções a seguir e assinale a opção correta:

I - O “clock skew” ocorre devido à diferença de tamanho dos percursos que o sinal de clock percorre antes de alimentar as células lógicas de um circuito.

II - Na realização das interconexões do sinal de clock de um projeto de um ASIC, podem ser inseridos buffers especiais controlando o atraso inserido em cada linha da árvore de clock.

• A. As duas asserções são verdadeiras, e a segunda é uma solução correta para o problema apresentado na primeira.
• B. As duas asserções são verdadeiras, mas a segunda não é uma solução correta para o problema apresentado na primeira.
• C. A primeira asserção é uma proposição verdadeira, e a segunda é uma proposição falsa.
• D. A primeira asserção é uma proposição falsa, e a segunda é uma proposição verdadeira.
• E. Tanto a primeira como a segunda asserções são falsas.

• A. I.
• B. I e II.
• C. II.
• D. I e III.
• E. I, II e III.

• A. multiplexador.
• B. meio somador.
• C. decodificador.
• D. flip-flop tipo D.
• E. subtrator.

Sobre o projeto de chips de circuitos digitais, analise as afirmações a seguir: I) Uma das abordagens de projeto de circuitos digitais é a Top-Down, em que se definem em verilog módulos de alto nível, a serem divididos em níveis menores. II) Durante o projeto de um circuito combinacional, no processo de síntese, é possível, para tal ferramenta, traduzir retardos inseridos em verilog e transformá-los em retardos físicos na implementação do circuito. III) Para se sintetizar um circuito combinacional, usando-se uma diretiva always, é necessário que todas as entradas do módulo façam parte da lista de sensitividade. Assinale a opção que apresenta as apenas afirmativas corretas.

• A. I.
• B. I e II.
• C. II.
• D. I e III.
• E. I, II e III.

O número 136, em decimal, pode ser representado, utilizando-se 8 bits em linguagem Verilog, por:

• A. 8’b1000_1001.
• B. 8’H88.
• C. 136’b8.
• D. 136’b2.
• E. 4’b1000_1000.

• A. 8’b0000_0010.
• B. 8’b10.
• C. 8’hEB.
• D. 8’h02.
• E. 8’b1110_1010.

• A. definir em cada bloco de controle os valores das saídas, ou seja, dentro do if deveria definir o valor de saída de g e para o else deveria definir o valor de f.
• B. suprimir a definição de f e g como reg, pois já foram previamente declarados como output.
• C. descrever um circuito com o mesmo número de entradas e saídas.
• D. fazer com que os valores de saída dependessem diretamente de condições de todas as entradas, ou seja, a condição if deveria conter condições também das entradas b e c.
• E. utilizar uma declaração distinta de always para descrever o comportamento do circuito.

Em um código Verilog, considere as entradas a, b e c, respectivamente, com os valores 3’b111, 5’b1x001 e 3’b1zx. O valor de {a, b, c} é de

• A. 1’b1.
• B. 1’b0.
• C. 11’b1111x0011zx.
• D. 5’b1x1zx.
• E. 11’b11110001100.

• A. Estrutural.
• B. Algorítmica.
• C. RTL.
• D. Situacional.
• E. Operacional.