Questões de Engenharia de Telecomunicações da FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência (FUNRIO)

• A. Ciclos 2, 4, 6 e 8.
• B. Ciclos 1 e 5.
• C. Ciclos 3 e 7.
• D. Ciclos 2 e 6.
• E. Nenhuma das respostas acima.

Quais das seguintes chamadas de função não podem aceitar eventos de clock de acordo com o padrão de System Verilog 2009?

• A. $rose.
• B. $sampled.
• C. $fell.
• D. $stable.
• E. $past.

Em SystemVerilog 2009, se a expressão não temporal amostrada “a” é avaliada como verdadeira nos ciclos 1, 3, 8, 13 e 14, e a expressão não temporal amostrada “b” é avaliada como verdadeira nos ciclos 1, 2, 3, 4, 5, 6, 8, 9, 10, 11, 12 e 14, em quais ciclos a expressão em SVA “a intersect b” será avaliada como verdadeira?

• A. Ciclos 2, 4, 5, 6, 7, 9, 10, 11, 12 e 13.
• B. Ciclos 1, 3, 8, 13 e 14.
• C. Ciclos 1, 3, 8 e 14.
• D. Ciclos 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13 e 14.
• E. Nenhuma das alternativas acima.

Em SystemVerilog 2009, se a expressão amostrada “a” é avaliada como verdadeira nos ciclos 1, 2 e 8; a expressão amostrada “b” é avaliada como verdadeira nos ciclos 9, 10, 11, 12, 13 e 14; a expressão amostrada “c” é avaliada como verdadeira nos ciclos 2, 3 e 8; a expressão “d” é avaliada como verdadeira nos ciclos 3, 4, 5, 6, 10, 11, 12, 13 e 14; e a expressão amostrada “e” é avaliada como verdadeira nos ciclos 4, 5, 6, 12, 13 e 14; em quais ciclos a expressão em SVA “(a ##[1:5] b) and (c ##2 d ##2 e)” será avaliada como verdadeira?

• A. Ciclos 6 e 12.
• B. Ciclos 9, 10, 11, 12 e 13.
• C. Ciclo 12.
• D. Ciclo 13.
• E. Ciclos 12 e 13.

2:10] ##1 c” é equivalente a “a ##1 ((1[*0:$] ##1 b) [*2:10]) ##1 c”

• A. Somente I é válido.
• B. Somente II é válido.
• C. Somente III é válido.
• D. Somente I e II são válidos.
• E. II e III são válidos.

Dado que em um código a nível de RTL, a operação:

if (a ^ b)

foi erroneamente trocada por:

if (a | b)

Que tipo de metodologia de teste e métrica de cobertura de teste provavelmente conseguirá detectar o problema?

• A. Simulação direta com métrica de cobertura de linha de código.
• B. Teste de equivalência de circuitos entre o RTL e o circuito sintetizado a nível de portas lógicas.
• C. Simulação aleatória com métrica de cobertura de condição.
• D. Simulação direta com métrica de cobertura de caminhos.
• E. Simulação aleatória com métrica de cobertura de “toggle”.

I. Em verificação de caixa preta (“black-box verification”), a verificação funcional é realizada sem conhecimento da implementação do RTL.

II. Em verificação de caixa branca (“white-box verification”), a verificação funcional é realizada tendo visibilidade completa do projeto digital implementado.

Sobre as afirmações acima, pode-se dizer que:

• A. Em verificação de caixa preta, observamos as entradas e saídas de todos os módulos da hierarquia do design.
• B. Um testbench utilizando a metodologia de caixa branca pode ser reutilizado em uma implementação diferente do mesmo projeto.
• C. Um contador problemático pode ser verificado sem aumento de risco utilizando a metodologia de caixa preta, mesmo que ele não seja facilmente controlável ou seus valores observáveis.
• D. Uma metodologia de teste correta tenta sempre que possível utilizar a metodologia de caixa-preta, mas utilizando metodologia de caixa-branca em partes de risco maior.
• E. Verificação de caixa branca deve ser utilizada se todos os testes para a validação funcional do projeto forem escritos durante a implementação do projeto.

Sobre cobertura de parâmetros de projeto em RTL parametrizável no nível mais alto, é correto afirmar.

• A. Deve-se testar o DUV somente para os valores padrão.
• B. Deve-se testar o DUV para os valores padrão, mas variando-se um parâmetro de cada vez.
• C. Deve-se testar o DUV comparando-se o comportamento do circuito duas instâncias do circuito com parâmetros diferentes.
• D. Deve-se testar o DUV considerando-se todas variações de parâmetros que são válidas para uso.
• E. Deve-se testar o DUV sem considerar os parâmetros.

Em uma declaração de um “covergroup”, a seguinte definição de “bins” foi encontrada.

bins meus_bins [4] = { [1:10], 1, 4, 7};

Como os bins são distribuídos?

• A. {1,2,3,4,5,6,7,8,9,10}, {1}, {4}, {7}.
• B. {2,3,5,6,8,9,10},{1},{4},{7}.
• C. {1,10},{1},{4},{7}.
• D. {1,2,3},{4,5,6},{7,8,9},{10,1,4,7}.
• E. {1,2,3},{4,5,6},{7,8,9,10},{1,4,7}.

Observe a seguinte declaração de covergroup em SystemVerilog 2009.

covergroup meu_cg @(posedge clk);

coverpoint v

{

bins b1 = (1 => 2), ([3:4]=>5,6);

bins b2[] = (1 => 2 => 3), ([3:4]=>5,6);

bins b3 = (5 [*2]);

}

endgroup

Sobre a definição acima é correto afirmar:

• A. O primeiro comando bins associa as seguintes sequências a b1: (1 => 2), (3 => 5), (4 => 5), (6).
• B. O segundo comando bins associa as seguintes sequências a b2: (1 => 2), (3 => 5), (4 => 5), (4 => 6).
• C. O terceiro comando bins associa as seguintes sequências a b3: (5), (5 => 5).
• D. O primeiro comando bins associa individualmente cada sequência a b1.
• E. Cada sequência definida em b2 é individualmente acessada.