Questões de Engenharia de Telecomunicações da FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência (FUNRIO)

Em um microprocessador, existem diversos tipos de endereçamento para acesso à memória de dados. Na instrução em assembly MOV AX , 2345h, em que AX é um registrador de 16 bits, o modo de endereçamento utilizado é

• A. direto.
• B. imediato.
• C. implicado.
• D. pilha.
• E. indireto.

Qual o resultado da simulação do código abaixo, quando compilado com um simulador que suporta SystemVerilog 2009?

module test;

logic [32:0] o = 'bx;

initial $display("o = %b", o);

endmodule

• A. Erro de compilação.
• B. o = 000000000000000000000000000000000
• C. o = xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx
• D. o = 0xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx
• E. o = 00000000000000000000000000000000x

Qual das seguintes tarefas não está diretamente relacionada com um testbench?

• A. Gerar estímulo para entradas.
• B. Aplicar estímulo no DUV.
• C. Capturar a resposta.
• D. Testar a corretude do testbench visualizando a forma de onda.
• E. Mensurar o progresso contra os objetivos de verificação do plano de verificação.

O que não deve ser randomizado em um testbench aleatório por restrições (constrained-random simulation)?

• A. Configuração do dispositivo.
• B. Valores não-inicializados de registradores.
• C. Configuração do ambiente.
• D. Exceções do protocolo.
• E. Atrasos.

Dado o seguinte pedaço de código em SystemVerilog.

...

rand logic [15:0] x,y,z;

constraint todos_os_valores {

x < z;

y == x;

z < 500;

y > 490;

}

Quantas soluções diferentes o resolvedor de restrições do simulador irá gerar?

• A. 36
• B. 42
• C. 15
• D. 53
• E. 24

Dado o seguinte trecho de código em System Verilog.

...

rand bit [3:0] Instr;

rand bit [3:0] ALU_OP;

constraint todos_os_valores {

(Instr != 4’d0) -> (ALU_OP == 4’d0);

}

Qual a probabilidade de se ter Instr == 4’d1 e ALU_OP == 4’d0?

• A. 1/16
• B. 1/31
• C. 1/256
• D. 1/128
• E. 0

Dado o seguinte trecho de código em System Verilog.

...

rand bit [3:0] Instr;

rand bit [3:0] ALU_OP;

constraint todos_os_valores {

(Instr != 4’d0) -> (ALU_OP == 4’d0);

}

Qual a probabilidade de se ter Instr == 4’d0 e ALU_OP == 4’d3?

• A. 1/16
• B. 1/31
• C. 1/256
• D. 1/128
• E. 0

Quais das seguintes estruturas não é parte da linguagem SystemVerilog, de acordo com o padrão IEEE 1800-2009?

• A. Mailbox.
• B. Join_none.
• C. Semaphore.
• D. Disable.
• E. Disable.

Quais das opções abaixo não fazem parte de uma especificação de um “covergroup” em SystemVerilog?

• A. Um evento de clock que sincroniza a amostragem dos pontos de cobertura.
• B. Um conjunto de pontos de cobertura.
• C. Cobertura cruzada entre os pontos de cobertura.
• D. Um conjunto de “bins” associados ao conjunto de variáveis amostradas ou transições de valores.
• E. Um conjunto de processos de amostragem.

Dado o seguinte código em System Verilog:

wire a = 1'bx;

wire b = 1'bx;

reg c,d;

initial if (a) c = 1'b0; else c = 1'b1;

initial if (b == 1'bx) d = 1'b0; else d = 1'b1;

final $display("c = %b, d = %b", c,d);

Qual a saída do programa acima?

• A. c = 1, d = 1.
• B. c = x, d = 0.
• C. c = 0, d = 0.
• D. c = 0, d = x.
• E. c = x, d = x.