Questões de Engenharia Elétrica da FUNRIO Fundação de Apoio a Pesquisa, Ensino e Assistência (FUNRIO)

O emprego de técnicas de projeto voltadas ao teste (DFT) pode auxiliar tanto no teste de dispositivos isolados (teste de manufatura) como no teste de um sistema composto por vários dispositivos interconectados em uma placa de circuito impresso. Neste sentido, para minimizar ou mesmo evitar o emprego de “camas de pregos” para teste e diagnóstico de falhas em sistemas eletrônicos pode-se:

• A. Desenvolver testes funcionais mais elaborados que permitam exercitar todas as funcionalidades do sistema e indicar a presença de falhas.
• B. Empregar dispositivos que possuam a funcionalidade de “boundary scan” (JTAG – IEEE 1149.4).
• C. Testar os dispositivos eletrônicos antes de utilizá-los.
• D. Empregar somente dispositivos eletrônicos de boa procedência.
• E. Empregar qualquer dispositivo eletrônico.

Os valores das energias de band gap de materiais semicondutores estão entre 0,1 eV e 3,0 eV, enquanto para materiais isolantes, os valores são maiores que 3,0 eV. Assim, quais os valores das energias de band gap dos materiais Si e SiO2, em temperatura ambiente, respectivamente, que são usados na tecnologia MOS?

• A. São 1,1 eV e 9,0 eV.
• B. São 1,1 eV e 2,0 eV.
• C. São 6,0 eV e 9,0 eV.
• D. São 9,0 eV e 1,1 eV.
• E. São 9,0 eV e 2,0 eV.

Dada uma memória embarcada em um sistemas em chip (SoC) organizada em 2¹⁰ palavras de 08 bits cada. Quantos ciclos, no mínimo, de leitura e escrita são necessários para detectar a presença de falhas de transição em alguma posição.

• A. 3 ciclos de escrita e 2 ciclos de leitura por posição de memória.
• B. 3 ciclos de escrita e 3 ciclos de leitura por posição de memória.
• C. 2 ciclos de escrita e 3 ciclos de leitura por posição de memória.
• D. 2 ciclos de escrita e 2 ciclos de leitura por posição de memória.
• E. 4 ciclos de escrita e 3 ciclos de leitura por posição de memória.

Quais são as principais vantagens da tecnologia CMOS?

• A. Baixo consumo de energia, mas não permite alta densidade de integração dos dispositivos.
• B. Alto consumo de energia e permite alta densidade de integração dos dispositivos.
• C. Baixo consumo de energia e a densidade de integração dos dispositivos é muito baixa.
• D. Não apresenta vantagens quando comparada com a tecnologia TTL.
• E. Baixo consumo de energia e permite alta densidade de integração dos dispositivos.

O método de medida de IDDq (corrente quiescente total) é mais indicado para diagnosticar falhas do tipo:

• A. Stuck-at ‘1’.
• B. Stuck-at ‘0’.
• C. Excesso de atraso (delay faults).
• D. Excesso de atraso em circuitos sequenciais.
• E. Falha em transistor do tipo curto circuito.

Assinale a alternativa que apresenta somente técnicas de isolação entre dispositivos na tecnologia CMOS.

• A. Ajuste de tensão de limiar por implantação de íons e LOCOS.
• B. Corrosão úmida e STI.
• C. LOCOS e STI.
• D. Corrosão seca e corrosão úmida.
• E. Ajuste de tensão de limiar por implantação de íons e STI.

• A. G = 0 em t3
• B. G = 0 em t4
• C. G = 0 em t5
• D. G = 1 em t3
• E. G = 1 em t4

São características extraídas dos transistores MOS:

• A. Curva de corrente versus tensão e curva de capacitância versus tensão entre catodo e anodo.
• B. Curva de corrente de coletor versus tensão entre coletor e emissor e curva de corrente de base versus tensão entre base e emissor.
• C. Curva de corrente de coletor versus tensão entre coletor e emissor e curva de corrente de dreno versus tensão entre dreno e fonte.
• D. Curva de corrente de dreno versus tensão entre porta e fonte e curva de corrente de base versus tensão entre base e emissor.
• E. Curva de corrente de dreno versus tensão entre porta e fonte e curva de corrente de dreno versus tensão entre dreno e fonte.

Dentro das possíveis arquiteturas para DFT afirma-se o que segue.

I. Para possibilitar o autoteste integrado (‘built-in self test’) em um sistema, é necessária a presença de um bloco de geração automática de vetores de testes e compactação do resultado de teste com o respectivo mecanismo de analise de assinatura de falha.

II. O emprego de técnicas de boundary scan (JTAG) só é possível em sistemas cuja a técnica de testabilidade é o full scan (escaneamento completo).

III. Em mecanismos de compactação da resposta baseados em Multiple-Input Signature Register (MISR), emprega-se uma topologia baseada em Linear-Feedback-Shift-Register (LSFR) que possibilita a detecção de falhas e o diagnóstico preciso das falhas existentes bem como a reconstrução dos vetores aplicados.

Podemos dizer que:

• A. Apenas I é verdadeira.
• B. Apenas III é verdadeira.
• C. Apenas I e II verdadeira.
• D. Apenas I e III verdadeira.
• E. I, II e III são verdadeiras.

No escalamento da tecnologia CMOS, que dimensões dos transistores MOS seguem a tendência de redução?

• A. A largura da base, a profundida do emissor e a área do coletor.
• B. A espessura do óxido de porta, o comprimento e a largura da porta e a profundidade das junções de dreno e de fonte.
• C. A espessura do óxido de porta, o comprimento e a largura da base e a área do coletor.
• D. A largura da base, a profundida do emissor e a espessura do óxido de porta.
• E. A área do coletor, o comprimento e a largura da porta e a profundidade das junções de dreno e de fonte.